Altera内部结构(六):Cyclone IV芯片结构之PLL


PLL(phase locked loop),锁相环
锁相环通常由鉴相器(PD,Phase Detector)、滤波器(LF,Loop Filter)和压控振荡器(VCO,Voltage Controlled Oscillator)3部分组成前向通路,由分频器组成频率相位的反馈通路。

而在Cyclone IV 中,PLL构成较为复杂,因为有许多反馈模式和硬件特性(包括可编程占空比等)

具体原理可以参考其他文章

Cyclone IV GX 除了有通用PLL外,还有多用PLL;而Cyclone IV E只有通用PLL,其中EP4CE6和EP4CE10仅有两个PLL。

Cyclone IV E PLL 结构图

在这里插入图片描述
PFD(鉴频鉴相器);
VCO ( Voltage Controlled Oscillator 电压控制振荡器 );
LF 环路滤波器;

PLL输出结构

在这里插入图片描述
这些外部时钟使能信号仅在使用 ALTCLKCTRL 宏功能的时候有效。

可以看到,PLL时钟输出其实是差分输出,时钟相位相差180°,而在FPGA内部,有很多差分引脚,在quartus II的device界面,可以看到有些引脚写了P,相邻的是N,其实这就是一对差分输出引脚
在这里插入图片描述

时钟反馈模式

Cyclone IV PLL 最多可支持五种不同的时钟反馈模式。每一种模式均支持时钟乘法和除法、相移以及可编程占空比。

1、源同步模式

如果数据和时钟同时到达输入管脚,那么在 I/O 单元输入寄存器的数据与时钟端口,数据与时钟之间的相位关系保持不变
在这里插入图片描述
2、无补偿模式

在无补偿模式中,PLL 不对任何时钟网络进行补偿。这样会有更佳的抖动性能,因为反馈到 PFD 中的时钟不经过某些电路。相对 PLL 时钟输入,PLL 内部以及外部时钟输出均有相位偏移。
在这里插入图片描述

3、标准模式

标准模式中的内部时钟是与输入时钟管脚相位对齐的。如果在该模式中连接外部时钟输出管脚,则外部时钟输出管脚会产生相对于时钟输入管脚的相位延迟。 在标准模式下,PLL 将对 GCLK 网络所产生的延迟进行完全补偿。
在这里插入图片描述
4、零延迟缓冲模式

在零延迟缓冲 (ZDB) 模式中,外部时钟输出管脚与时钟输入管脚是相位对齐的,没有延迟。当使用该模式时,需要在输入时钟与输出时钟上使用同一 I/O 标准,以保证输入与输出管脚上的时钟对齐。
在这里插入图片描述
5、确定性延迟补偿模式
确定性延迟模式通过通用公共无线电接口 (CPRI) 应用中的时钟网络和串行器,来对多用 PLL 的延迟进行补偿。在该模式中,PLL PFD 反馈路径对相对于参考时钟的Tx dataout 和 Tx clkout 路径中的延迟不确定性进行补偿。

相关推荐
©️2020 CSDN 皮肤主题: 大白 设计师:CSDN官方博客 返回首页