FPGA学习笔记——语法篇（一）

FPGA学习笔记——语法篇（一）

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（一）硬件描述语言概述
硬件描述语言(HDL; hardware description language)是一种用形式化方法来描述数字电硬件描述语言(HDL; hardware description language)是一种用形式化方法来描述数字电层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化(以下简称为EDA)工具逐层进行仿真验证,再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路(ASIC)或现场可编程门阵列(FPGA)自动布局布线工具把网表转换为具体电路布线结构的实现。
主流的硬件描述语言分为VHDL(Very High Speed Integerated Circuit HDL)和VerilogHDL。
VHDL因为由美国军方负责开发，所以比Verilog更早成为IEEE标准。VHDL本身代码风格更严谨,代码书写更规范，而VerilogHDL作为后来由民间公司开发的语言开发起来更为灵活，且VerilogHDL最初是在C语言的基础上进行的研发，所以有C语言基础的朋友学习Verilog不会像VHDL那样枯燥困难。
其实verilogHDL和VHDL没有明显的优劣之分，只不过笔者鉴于国内只有军工企业和小部分国企使用的VHDL，因此笔者之后的实例都会以Verilog语言为主。 据笔者查阅相关资料了解到最新的VerilogIEEE标准增加了新的语句，最新的SystemVerilogIEEE除了增加新语句以外还增加了RTL级代码化的能力。使得Verilog语言在综合、仿真验证、IP模块重用性能方面有了飞跃的提高。
（二）Verilog的建模等级如下图。（行为级抽象由上至下依次递减）