FPGA基础语法

一、逻辑值

       0：表示低电平，对应电路GND；

       1：表示高电平，对应电路VCC;

       X：表示未知，可为高电平，也可为低电平；

       Z：表示高阻态，外部没有激励信号，是一个悬空状态。

二、进制的表示

       二进制：eg：0101表示为4’b0101，其中4：表示位宽，即数据为4位的一个数据；b：表示后面数据用二进制表示的；

       十进制：eg：0010表示为4’d2，其中4：表示位宽；d：表示后面数据用四进制表示的；

       十六进制：eg：1010表示为4’ha，其中4：表示位宽；h：表示后面数据用十六进制表示的；

三、标识符

      书写注意事项：1、最好不好大小写混合使用；

                                2、普通内部信号最好全部小写；

                                3、信号名能体现信号的含义，且简洁、清晰、易懂。

四、数据类型

      分为寄存器数据类型、线网数据类型、参数数据类型

      1、寄存器数据类型：verilog中一个抽象的存储数据单元，关键字：reg，初始值不确定，用X表示。

      reg类型的数据只能在always语句和initial语句中被赋值。
      如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器;
      如果该过程语句描述的是组合逻辑，即always语句不带时钟信号，则该寄存器变量对应为硬件连线;

       2、线网数据类型：表示结构实体间的物理连线，线网数据类型包括(wire型和tri型，其中最常用的就是wire类型。

      线网类型的变量不能储存值，它的值是由驱动它的元件所决定的。

     驱动线网类型变量的元件有门、连续赋值语句、assign等。

     如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即其值为z。

注：凡是在always或initial语句中赋值的变量，一定是寄存器变量；凡是在assign语句中赋值的变量，一定是线网变量。

      3、参数数据类型：相当于一个常量，在Verilog HDL中用parameter定义常量。

      注：可以一次定义多个参数，参数与参数之间需要用逗号隔开，每个参数定义的右边必须是一个常数表达式，参数型数据常用于定义状态机的状态、数据位宽、延迟大小等。采用标识符来代表一个常量可以提高程序的可读性和可维护性。在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。

五、常用运算符

      算术运算符：+、-、*、/（除以）、%（取模：求余数）

      关系运算符：>、<、>=、<=、==（等于）、!=（不等于）

      逻辑运算符：！（非）、&&（与）、||（或）

      条件运算符：?:（相当于if语句简写）eg: a?b:c  表示：如果满足a，则执行b，否则执行c。

      位运算符：~（取反）、&（与）、|（相或）、^（异或）

                     ~a：将a的每个位进行取反
                    a&b：将a的每个位与b相同的位进行相与
                    a|b：将a的每个位与b相同的位进行相或
                    a^b：将a的每个位与b相同的位进行异或

       移位运算符：>>（右移）：a>>b：a右移b位

                            <<（左移）：a<<b：a左移b位

                             两种移位运算都用0来填补移出的空位。

                             左移时，位宽增加；右移时，位宽不变。
                            eg：4'b1001<< 2 = 6'b100100;
                                    4'b1001>> 1 = 4'b0100;

      拼接运算符：{}   eg：{a,b}表示：将a和b拼接起来，作为一个新信号。