FPGA初学（1）-- Vivado创建工程、管脚分配、综合、布局布线、生成比特流教程（详细）

前言：

vivado的安装包、安装教程看这篇：
Vivado安装包下载、安装教程

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安装好vivado后，桌面会多出这三个文件：

其中，vivado HLS可以将C语言转化为RTL级实现，主要用于一些高级场合，比如图像处理方面。 DocNav可以看作是一个技术文档，里面有各种开发工具、设计方法的文档，甚至还有视频，可以快速找到需要的资料，初学者暂时不用管HLS和Docnav这两个东西，先用熟Vivado。

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Vivado创建工程、实现一个简单逻辑电路，管脚分配、综合、布局布线、生成比特流，教程超详细：

双击桌面的vivado2017.4，然后选择creat project：

出现下图点next：

然后设置工程名字、路径，不要有中文和空格：

然后选RTL工程，下面小方格不用选（若选了也没问题，就是直接跳过接下来的两步）：

然后出现下面的，点next：

下图是添加约束文件，此处不需要，直接点next：

然后根据自己所用的FPGA芯片型号选择即可，可以直接在search搜索，也可以在Fitter处进行筛选：

然后弹出这个，点finish：

注：箭头所指的地方不用担心，之后会添加。
然后弹出：

红色箭头：一些设置选项，之后仿真、综合、布局布线会用到。
绿色箭头：工程文件窗口（下图红色箭头所指）
灰色箭头：代码编辑区

点击上图绿色圈子的加号，添加设计文件，然后点next：

之后弹出下面窗口，填写文件名称，其他默认即可：

此处我的文件名和工程名一样，都是Text_1 （不一样也可以），然后点finish:

然后弹出下面窗口，设置模块名，需要和设计文件名相同，然后点ok即可。：

然后就可以看到此处多出一个设计文件，后缀.v，为verilog文件：

双击该文件，在右侧可以编辑代码，此处我贴入了一个简单逻辑功能的代码（记住ctrl+s保存）：

右上角绿色方块代表代码没错，若有错则变为红色。
然后点击下图红色箭头所指的地方，查看RTL视图：

弹出这个点ok：

骚等片刻就ok了：

r然后进行IO引脚的绑定。在菜单栏点击window - I/O Port，然后在下方的io prot栏里面，选择程序中用到的每个端口对应的管脚：

比如上图中，我Data[0]用的是B16. 所以在package pin处选择B16（也可以输入B16）.
I/O stand一般都设为3.3V，最终修改的地方如下图所示：（仅限于我这个工程，其他复杂一点的暂时没尝试）

设置完上面这一步后，点一下保存，或者ctrl+s，弹出：

随便写个名称即可。然后点ok，于是在工程目录下，就有了引脚的约束文件：

然后综合：

弹出：

综合需要时间，箭头所指数字越大越快，但也不能一味的大，根据电脑CPU实际情况而定，默认就行了。然后点ok：
此时右上角代表正在综合：

骚等片刻，弹出这个，选第二个：

然后点击下面左侧箭头所示的地方，可以查看综合后的电路：

然后生成比特流。生成比特流会自动布局布线。点击：

弹出的窗口点yes、ok即可：

骚等片刻。
然后会弹出以下窗口：

若要下载到板子，点第三个，点ok，出现：

此时需要将板子和电脑连接之后，点击上图箭头处，然后点击下图箭头处：

然后在上面点击下图箭头处：

然后弹出：

可见后缀名是.bit文件，然后点击program，就可以在fpga板子上看到现象了。