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原创 回文素数(c编程、linux下)
在一个ARM LRM Linux 程序, 打印出 一千万以内所有的回文 素数 (一万以上且是回文样式的素数,如 12421 、16661 、9980899 这种左右对称的素数) ,并打印一千万以内所有的素数个。1、源码#include <stdio.h>#include <stdlib.h>#include <stdbool.h>#include &l...
2019-12-19 16:33:37 515
原创 基于Qt的国旗制作(巴勒斯坦国旗)
续上一篇Qt下的国旗制作(基于linux)本篇附上巴勒斯坦国旗的制作源码,以供大家学习使用;直接贴上源码吧,我注释标的挺清楚了,这里不再赘述,需要的可以私聊探讨1、dialog.h```c#ifndef DIALOG_H#define DIALOG_H#include <QDialog>namespace Ui {class Dialog;}class D...
2019-12-19 16:25:03 525
转载 相位测量轮廓术PMP+相移方法(三维测量——三、四步相移)
这篇也是我开始学习结构光——三维测量时的一个引导文章,也很感谢作者在我后期的学习中的指导。 FTP和PMP根据我看的文献,PMP方法应该是1984年由Srinivasan等人提出的。FTP是利用傅里叶变换来提取相位,而PMP是利用相移的方法来获取相位。FTP和PMP各有优点,可以根据实际测量的场合选用,下面简单列举一下两种方法的优缺点FTP:优点:只需要一帧条纹图像,就可以得...
2019-12-18 00:00:21 17294 12
原创 基于Qt秒表设计(Qt绘图秒表示例)
这个只是虚拟机下的Dialog中设计的秒表,大家感兴趣的可以根据自己手机的秒表界面来设计,亦或是有别的想法也可以在ui中添加函数,或者是在ui界面自己添加调整。本篇将给除了给出Qt秒表设计例子之外还会为大家提供一些常用函数。
2019-12-05 23:21:44 1609
原创 基于FPGA的交通灯设计
简易交通灯系统的设计与实现最近期末了,听说很多人都在为数电大作业着急,分享一个自己做的交通灯,详细过程可以私聊我,也可以为你的设计出谋划策。其实课程之所以有这样一个要求,主要是想让大家能学以致用,将之前学到的知识汇总起来,去完成一个‘作品’。一、制作构思一个正常的十字路口需要至少需要两个相互依存的自动灯控开关来协调工作,因为同一方向的灯会保持同样的状态。8个led灯依次为红灯-黄灯-绿灯-行...
2019-12-04 23:18:59 13571 2
原创 Qt绘图-桃心(虚拟机VM-ware 15player)
嵌入式下的Qt绘图使用定时器和绘图功能,绘制简单的心跳动画,不可使用图片或视频素材,红心♥ 的绘制方程为:( 题目要求:心跳动画设计的越像越好,心跳动画图像始终在窗口居中显示,窗口大小变动时,动画图像也能随之缩放。)下面展示一下步骤和代码;头文件:dialog.h#ifndef DIALOG_H#define DIALOG_H#include namespace Ui {cl...
2019-12-04 22:49:15 996
原创 74161-可预置任意进制计数器(基于QuartusII实现)
1、 使用74161设计一个可预置的任意进制计数器,使用QuartusII 完成创建工程、编辑电路图、编译,编辑波形文件仿真,记录波形并说明仿真结果,最后在FPGA上进行硬件测试。原理:如图所示。预置数为0000,当计数输出端计数到1010时,置数端有效。在CLK下一个上升沿到来时,输出状态转为预置数状态0000,置数端无效,所以计数器继续正常计数,直至再次计数到1010。如此循环,即可实现从0...
2019-12-02 23:10:47 40612 6
原创 7485设计8位比较器
用两片7485设计一个8位比较器,使用QuartusII完成创建工程、编辑电路图、编译,编辑波形文件仿真,测试其功能,记录波形并说明仿真结果。原理图波形图...
2019-12-02 23:04:16 11502
原创 74LS138-三人表决电路
数据选择器的应用想了想还是把一些简单的东西写出来,希望对刚入门的初学者有所帮助(1)用3线-8线译码器编译宏模块74LS138设计和实现三人表决电路。用FPGA实现其逻辑功能并测试。使用QuartusII 完成创建工程、编辑电路图、编译,编辑波形文件仿真,测试其功能,记录波形并说明仿真结果。原理图波形图...
2019-12-02 23:02:13 46703 4
原创 检测序列11101000的帧头如何获取(附上源码)
教入门怎么获得你要检测序列的帧头,还是以我的上一篇文章为例。这里直接贴出源码以供大家参考学习。(1) 源码module seq_rd(input clk,input rst_n,input data_in, output [7:0] out_data0, output [7:0] out_data1, output [7:0] out_data2, output [7:0] o...
2019-12-01 23:05:55 1721
原创 序列检测器,检测11101000
说明:最近学了用verilog写序列检测器,作为新手,试着写点自己的经验;1、序列检测器设计一个检测序列“11101000”的序列检测器,检测到后输出一个时钟周期的正脉冲;(1) 源码module seq_detect (input clk,input rst_n,input data_in,output wire sout);parameter s0=0,s1=...
2019-12-01 22:56:37 5463 1
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