74161-可预置任意进制计数器（基于QuartusII实现）

最新推荐文章于 2024-08-10 11:05:18 发布
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分类专栏： EDA-Verilog 文章标签： QuartusII 74161计数器 可预置计数器 任意模
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1、 使用74161设计一个可预置的任意进制计数器，使用QuartusII 完成创建工程、编辑电路图、编译，编辑波形文件仿真，记录波形并说明仿真结果，最后在FPGA上进行硬件测试。

原理：如图所示。预置数为0000，当计数输出端计数到1010时，置数端有效。在CLK下一个上升沿到来时，输出状态转为预置数状态0000，置数端无效，所以计数器继续正常计数，直至再次计数到1010。如此循环，即可实现从0000到1010周期性变化的十一进制计数器。
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2、根据计数器设计的一般模型，设计一个十二进制加减法计数器。使用QuartusII创建工程、创建电路图、编译，编辑波形文件并仿真，记录波形并说明仿真结果，最后在FPGA上进行硬件测试。
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附上源码-模为12的加减法可预置计数器（因为从报告导入，选择截图的方式）
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对应西电数电慕课从14讲集成计数器到15讲分频器 同步级联与异步级联 同步级联RCO1和P2T2相连，当Q3Q2Q1Q0=1111时RCO1=1则Q4=1 异步级联RCO1’=CLK2，毛刺应该造成了影响 不接反相器出现如下情况 异步清零法 模9状态需要一个暂态1001使得清零信号为0，CLR’=QD’QA’，过渡态和零状态在一个周期里 具有自启动能力，但是仿真波形出错 同步置数法 清零初值不能改变，置数可以置任意数，置数端和初值端均可修改数值 初值为0，终值为9D=1001B.
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