检测序列11101000的帧头如何获取（附上源码）

最新推荐文章于 2023-07-28 16:33:15 发布

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独影阑珊°

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分类专栏： EDA-Verilog 文章标签：序列检测 EDA verilog 实现序列检测

本文链接：https://blog.csdn.net/qq_41185875/article/details/103341207

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这篇博客介绍了如何在Verilog中实现序列11101000的帧头检测，通过源码示例帮助初学者理解检测过程，并提供了仿真结果验证正确性。作者邀请读者进行交流讨论，共同学习进步。

摘要由CSDN通过智能技术生成

教入门怎么获得你要检测序列的帧头，还是以我的上一篇文章为例。这里直接贴出源码以供大家参考学习。

本篇为获取检测序列11101000的帧头

（1）

源码
module seq_rd(
		input 	clk,
		input	rst_n,
		input	data_in,
		
		output	[7:0]	out_data0,
		output	[7:0]	out_data1,
		output	[7:0]	out_data2,
		output	[7:0]	out_data3,
		output				out_check_flag
);
		reg     [5:0]	 bit_cnt;
		reg    [40:0]	data;
		reg	 [7:0]		sum;
		wire	[7:0]		sum_check;
		wire			head_check;
		
assign	{
   	out_data0, out_data1,out_data2,out_data3,sum_check}	=  data[39:0];
assign	out_check_flag	=	((bit_cnt == 6'd40)	&& (sum_check	==	sum));

		seq_detect	u_seq_detect(                             //获取帧头
			.clk				(clk),
			.rst_n		(rst_n),
			.data_in	(data_in)