Baseline设计原理（Xilinx）

通过用Xilinx的器件和EDA（vivado）教你学会FPGA——Baseline

`通过官方文档视频手把手教学Xilinx的嵌入式FPGA设计
教你使用Xilinx
教你通过用Xilinx的EDA学好FPGA：
一、Baseline

前言

Baseline可以算得上CSS最有深度的属性之一`

前言：Baseline是很多前端人都用过的最基本的CSS属性之一，乍一看来，似乎很简单，但真的深究起来，Baseline可以算得上CSS最有深度的属性之一了。

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基础目标与策略

一、描述增量约束设计的迭代方法

性能基线是一种迭代方法，它向设计中添加计时约束，通过综合和实现进行迭代，然后执行静态计时分析，以隔离计时关键路径。它有三个阶段。
![首要的重点是识别内部设备时序挑战
（1）主要重点是在第一阶段的过程早期识别内部设备时序挑战，并应用所有时钟约束和时钟交互。

综合并实现设计，使Vivado design Suite能够专注于内部数据路径在同步元素之间。时序结果成为设计的性能基准。

(2)可以在第二阶段添加和验证I/O约束。


根据性能基线分析设计的性能；在查看结果时，添加了几个I/O约束。

（3）在第三阶段添加了特定于路径的约束，如多循环路径、假路径和最大延迟。

a,FIFO受到自己的路径特定约束，因为它是用IP catalog（IP编辑器）；
b,在异步复位设计中引入了假路径约束；
c.同步寄存器需要最大延迟约束，以确保信号到达下一个触发器(flip - flop)。

二、使用性能基线流程来获得设计的时序关闭

1.渐进式设计时序收敛

推荐的基线关闭策略是一种“渐进方法”。它首先使用简单的时钟约束来综合和实现设计。这使得工具能够专注于内部数据路径，覆盖了设计中90%以上的延迟路径。这就形成了性能基线。通常，这意味着设计人员只需要制定一个时钟约束，但我们也建议设计人员在此迭代中将每个时钟组定义为异步的。这将防止在设计中每个单独时钟之间的路径上发生任何时序问题。请注意，在完成合成和实现之后，STA和设计分析应该是每个步骤的一部分。好的设计分析技术需要识别设计的瓶颈或时间关键路径，并评估由C或RTL代码推断的lut的数量。在评估了时间关键路径之后，应该根据时间问题是在时钟路径中还是在数据路径中，通过修改代码来修复这些失败的路径。一旦关闭了基线时钟约束的时序，下一步就是执行添加l/O接口约束、综合和实现的相同过程。这一步与第一步是分开的，因为I/O约束更复杂，而且通常设置不当。最后，在综合和实现的第三阶段，可以添加定时异常和平面图约束，以帮助获得定时关闭并进行微调。请注意，当用户拥有显示为时序关键的路径，并且这些路径是多循环的或需要错误的路径约束时，通常会使用特定路径约束。这也是设计人员通常会确保他们的同步电路被适当约束的时间。这可能意味着根据设计人员需要的同步电路类型修改早期的异步时钟组约束。

2.用TCL语言分阶段实现时序约束Baseline

总结

1、我们建议使用性能基线过程来逐步约束设计；
2、这种获得时序闭合的渐进方法使设计人员避免了浪费软件迭代，并简化了时序约束的验证。