RAM学习笔记（SRAM,DRAM，同步，异步）

最新推荐文章于 2022-10-16 20:07:49 发布
最新推荐文章于 2022-10-16 20:07:49 发布
阅读量4.8k 收藏 34
点赞数 3
分类专栏： IC前端 文章标签： fpga verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_41429890/article/details/119188107
版权

RAM学习笔记（SRAM,DRAM，同步，异步）

SRAM和DRAM区别与联系

从基本的cell结构上划分，RAM分为SRAM和DRAM，二者在性能，成本，使用场景上都有所不同。

器件结构

SRAM

SRAM(Static Random-Access Memory)，静态随机存取存储器，其基本的cell电路图如下：
SRAM cell

SRAM的cell中共有六个晶体管（transistor）组成，其结构相当于一个SR锁存器：
在这里插入图片描述
  WL(word line)，字线，连接在三极管的栅极，字线用来控制，相当于写使能，当字线接通时，M5,M6打开，位线（Bit Line，图中的BL）才可以进行读写操作，图中有两条位线，互相取反，虽然不是必须两条取反的位线，但是这种取反的位线有助于改善噪声容限。
  当栅极电压超过阈值之后，源极的电子才会流通到漏极，使得源极和漏极的电压相等。因此，三极管可以看作一个阀门，阀门打开，阀门两端电压相等，阀门关闭，两端会存在稳定的电势差。
  其中，M1与M2，M3与M4分别构成了两个与非门。这里可以验证，以M3和M4组成的与非门为例，在写状态下，BL端输入到Q，因此 Q Q Q， Q ‾ \overline{Q} Q​为与非门的输入，与非门的输出为 Q Q Q。锁存器状态具体的细节请参见SR锁存器_个人整理_JauWang，SRAM具体的读写操作讲解请参见SRAM工作原理图解。

DRAM

DRAM cell主要由电容构成，其结构如下：
在这里插入图片描述
结构明显简单于SRAM，一个cell只需要一个晶体管和电容，因此其cell面积小于SRAM，集成度可以做得很高。当字线选通时，位线上的电压得以通过晶体管，加在电容上，需要注意的是，电容具有漏电的特性，因此，即使不更新数据，每隔一段时间，DRAM也需要进行刷新一次，保证数据不丢失。同时，电容的充电需要时间，因此，DRAM的读写速度是不如SRAM的。

性能差异

SRAMDRAM
基本元件锁存器电容
破坏性读出否是
刷新不需要需要
读写速度快慢
集成度低高
发热量大小
存储成本高低

使用场景

SRAM用于 极高速度信息传送且较小信息量（因为成本问题）场景中，一般CPU的cache使用的就是SRAM，而DRAM则用于大量信息但是速度要求中等情境下，比如内存。

SRAM类别与实现

同步双端口实现

sram共有两个端口，一个为写端口，一个为读端口，代码如下：

`include "defines.v"

module sram_s # (
    parameter ADDR_WIDTH = 4,
    parameter DATA_WIDTH = 8,
    parameter DATA_DEPTH = 16
)(
    input wire                  clk,
    input wire                  rst,
    input wire                  ce,

    // port read
    input wire[ADDR_WIDTH-1:0]  raddr,
    input wire                  re,
    output reg[DATA_WIDTH-1:0]  rdata,

    // port write
    input wire[ADDR_WIDTH-1:0]  waddr,
    input wire                  we,
    input wire[DATA_WIDTH-1:0]  wdata
    );

    integer i;
    reg [DATA_WIDTH-1:0]        register [DATA_DEPTH-1:0];

always @ (posedge clk) begin
    if (rst == `RstEnable) begin
        for(i=0; i<DATA_DEPTH; i=i+1) begin
            register[i] <= {DATA_WIDTH{1'b0}};
        end
    end 
    else if ((we == `WriteEnable) && (ce == `ChipEnable)) begin
        register[waddr] <= wdata;
    end
end

always @ (posedge clk) begin
    if (rst == `RstEnable) begin
        rdata <= {DATA_WIDTH{1'b0}};
    end
    else if ((re == `ReadEnable) && (ce == `ChipEnable)) begin
        rdata <= register[raddr];
    end else begin
        rdata <= rdata;
    end
end

endmodule

其中，defines.v文件：

`define RstEnable 1'b1
`define RstDisable 1'b0
`define WriteEnable 1'b1
`define WriteDisable 1'b0
`define ReadEnable 1'b1
`define ReadDisable 1'b0
`define ChipEnable 1'b1
`define ChipDisable 1'b0

testbench文件：

`include "defines.v"

module tb_sram_s(

    );
`define CLK_PERIORD     10

parameter ADDR_WIDTH = 4;
parameter DATA_WIDTH = 8;
parameter DATA_DEPTH = 16;

integer i;

reg                     clk, rst, ce;

reg[ADDR_WIDTH-1:0]     raddr;
reg                     re;
wire[DATA_WIDTH-1:0]    rdata;

reg[ADDR_WIDTH-1:0]     waddr;
reg                     we;
reg[DATA_WIDTH-1:0]     wdata;

sram_s sram_s_0(
    .clk(clk),
    .rst(rst),
    .ce(ce),

    // port read
    .raddr(raddr),
    .re(re),
    .rdata(rdata),

    // port write
    .waddr(waddr),
    .we(we),
    .wdata(wdata)
);

initial begin
    clk = 0;
end
always #(`CLK_PERIORD/2)    clk = ~clk;

initial begin
    rst     =   `RstEnable;
    ce      =   `ChipDisable;
    we      =   `WriteDisable;
    re      =   `ReadDisable;
    raddr   =   {ADDR_WIDTH{1'b0}};
    #20
    rst     =   `RstDisable;
    ce      =   `ChipEnable;
    #5

    @(posedge clk)
    we      =   `WriteEnable;
    for (i=0;i<DATA_DEPTH;i=i+1) begin
        @(posedge clk) 
        begin
            waddr = i;
            wdata = {DATA_WIDTH{1'b0}}+i;
            we      =   `WriteDisable;
            re      =   `ReadEnable;
            raddr = i;
        end
    end

    #10
    ce      =   `ChipDisable;

    #100 $stop;
end

endmodule

注意其中的@(posedge clk)会阻塞之后的语句直到时钟上升沿到来。在进行仿真时，可能会出现 cannot open include file ‘defines.v’ 的报错，将defines.v文件复制到tb文件所在文件夹下就可以解决。
波形：
在这里插入图片描述
电路图中，读输出端口是一个寄存器，如果去掉这个寄存器（即读端口写成组合逻辑），那么读端口的输出随时可以根据读地址的改变而改变，而不是等时钟上升沿才会刷新。
在这里插入图片描述

异步双端口实现

不同于同步SRAM，异步双端口SRAM需要两个不同频率的时钟，分别用于两个端口的读写，代码如下：

`include "defines.v"

module sram_a # (
    parameter ADDR_WIDTH = 4,
    parameter DATA_WIDTH = 8,
    parameter DATA_DEPTH = 16
)(
    input wire                  clkr, clkw,
    input wire                  rst,
    input wire                  ce,

    // port read
    input wire[ADDR_WIDTH-1:0]  raddr,
    input wire                  re,
    output reg[DATA_WIDTH-1:0]  rdata,

    // port write
    input wire[ADDR_WIDTH-1:0]  waddr,
    input wire                  we,
    input wire[DATA_WIDTH-1:0]  wdata
    );

    integer i;
    reg [DATA_WIDTH-1:0]        register [DATA_DEPTH-1:0];

always @ (posedge clkw) begin
    if (rst == `RstEnable) begin
        for(i=0; i<DATA_DEPTH; i=i+1) begin
            register[i] <= {DATA_WIDTH{1'b0}};
        end
    end 
    else if ((we == `WriteEnable) && (ce == `ChipEnable)) begin
        register[waddr] <= wdata;
    end
end

always @ (posedge clkr) begin
    if (rst == `RstEnable) begin
        rdata <= {DATA_WIDTH{1'b0}};
    end
    else if ((re == `ReadEnable) && (ce == `ChipEnable)) begin
        rdata <= register[raddr];
    end else begin
        rdata <= rdata;
    end
end


endmodule

tb文件：

`include "defines.v"

module tb_sram_a(

    );
`define CLK_PERIORD_R       10
`define CLK_PERIORD_W       16

parameter ADDR_WIDTH = 4;
parameter DATA_WIDTH = 8;
parameter DATA_DEPTH = 16;

integer i;

reg                     clkr, clkw, rst, ce;

reg[ADDR_WIDTH-1:0]     raddr;
reg                     re;
wire[DATA_WIDTH-1:0]    rdata;

reg[ADDR_WIDTH-1:0]     waddr;
reg                     we;
reg[DATA_WIDTH-1:0]     wdata;

sram_a sram_a_0(
    .clkr(clkr),
    .clkw(clkw),
    .rst(rst),
    .ce(ce),

    // port read
    .raddr(raddr),
    .re(re),
    .rdata(rdata),

    // port write
    .waddr(waddr),
    .we(we),
    .wdata(wdata)
);

initial begin
    clkr = 0;
    clkw = 0;
end
always #(`CLK_PERIORD_R/2)      clkr = ~clkr;
always #(`CLK_PERIORD_W/2)      clkw = ~clkw;

initial begin
    rst     =   `RstEnable;
    ce      =   `ChipDisable;
    we      =   `WriteDisable;
    re      =   `ReadDisable;
    raddr   =   {ADDR_WIDTH{1'b0}};
    #20
    rst     =   `RstDisable;
    ce      =   `ChipEnable;
    #5

    @(posedge clkw)
    we      =   `WriteEnable;
    for (i=0;i<DATA_DEPTH;i=i+1) begin
        @(posedge clkw) 
        begin
            waddr = i;
            wdata = {DATA_WIDTH{1'b0}}+i;
        end
    end

    @(posedge clkr)
    we      =   `WriteDisable;
    re      =   `ReadEnable;
    for (i=0;i<DATA_DEPTH;i=i+1) begin
        @(posedge clkr) 
        begin
            raddr = i;
        end
    end

    #10
    ce      =   `ChipDisable;

    #100 $stop;
end

endmodule

仿真波形：
在这里插入图片描述

Sisyphe西西弗
关注
  • 3
    点赞
  • 踩
  • 34
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
什么是ROM、RAM、DRAM、SRAM和FLASH及区别
08-20
什么是ROM、RAM、DRAM、SRAM和FLASH及区别
同步和异步的区别在哪
jokeylin的博客
04-09 3941
同步和异步的区别？同步交互： 指发送一个请求,需要等待返回,然后才能够发送下一个请求，有个等待程；异步交互： 指发送一个请求,不需要等待返回,随时可以再发送下一个请求，即不需要等待。区别：一个需要等待，一个不需要等待，在部分情况下，我们的项目开发中都会优先选择不需要等待的异步交互方式。哪些情况建议使用同步交互呢？比如银行的转账系统，对数据库的保存操作等等，都会使用同步交互操作，其余情况都优先使用异...
《STM32从零开始学习历程》——常用存储器介绍
EnzoReventon是一个正在努力学习的社会主义好青年
03-31 602
《STM32从零开始学习历程》@EnzoReventon STM32常用存储器介绍 1. 存储器的分类 2.
同步SRMA比异步SRAM更快
天道酬勤，恒者能胜
05-26 8916
内存，或内存储器，又称为主存储器，是关系到计算机运行性能高低的关键部件之一，无疑是非常重要的。为了加快系统的速度，提高系统的整体性能，我们看到，计算机中配置的内存数量越来越大，而内存的种类也越来越多。  内存新技术  计算机指令的存取时间主要取决于内存。对于现今的大多数计算机系统，内存的存取时间都是一个主要的制约系统性能提高的因素。因此在判断某一系统的性能时，就不能单凭内存数量的大小，
关于同步RAM和异步RAM的研究
No detail can be too detailed
10-21 6610
这里简单认为同步RAM的读写在时钟
【FPGA】单端口RAM的设计（异步读、同步写）
Reborn Lee
05-28 4349
上篇博文讲到了：单端口同步读写RAM的设计，那里对RAM的读写采用的是同步的方式，也就是和时钟同步，读写都依赖于时钟。 这篇博文，我们的写依然是同步的，但是读是异步的，所谓的异步就是指不依赖于时钟，这点我们在后面的代码设计中可以清晰的看出。 截取出来： // Memory Read Block // Read Operation : When we = 0, oe = 1, cs = 1...
存储器的分类和详细描述
qq_40281783的博客
08-28 2575
存储器的分类和详细描述
数字设计基础——SRAM（1）
钵仔gao的博客
10-16 1859
SRAM电路结构、Verilog实现及波形
32Mb高速低功耗异步SRAM
EVERSPIN的博客
05-27 755
ISSI 32Mb高速低功耗异步SRAM，这种创新的设计加强了ISSI对具有最高质量和性能的SRAM的长期承诺。32Mb SRAM在汽车A3温度范围（-40°C至+ 125°C）下提供12ns的访问时间。 ISSI IS61/64WV204816ALL / BLL是高速32M位静态RAM，组织为2048K字乘16位。它是使用ISSI的高性能CMOS技术制造的。 这种高度可靠的工艺加上创新的电路设计技术，可生产出高性能和低功耗的设备。 当CS＃为高电平（取消选择）时，器件将进入待机模式，在该模式下，可以通过C
ROM、RAM、DRAM、SRAM和FLASH的区别介绍
07-20
本文介绍了ROM、RAM、DRAM、SRAM和FLASH的区别。
什么是ROM、RAM、DRAM、SRAM和FLASH的区别
01-20
ROM和RAM指的都是半导体存储器，ROM是Read Only Memory的缩写，RAM是Random Access Memory的缩写。ROM在系统停止供电的时候仍然可以保持数据，而RAM通常都是在掉电之后就丢失数据，典型的RAM就是计算机的内存。 　　RAM有两大类，一种称为静态RAM(Static RAM/SRAM)，SRAM速度非常快，是目前读写快的存储设备了，但是它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU的缓冲，二级缓冲。另一种称为动态RAM(Dynamic RAM/DRAM)，DRAM保留数据的时间很短，速度也比SRAM慢，不过它还是比任何的ROM都要快，但从价格上
什么是ROM、RAM、DRAM、SRAM和FLASH
07-23
本文将对ROM、RAM、DRAM、SRAM和FLASH进行简单介绍
同步SRAM
11-14
同步SRAM是与时钟同步运行的意思，一般应用于作为高速缓冲存储器使用的、称为同步管道突发式（Synchronous PipelineBurst）SRAM中，其他还包括同步突发式（Follow Through，直通）SRAM。同步SRAM的信号示例如图所示...
异步SRAM
11-14
图 异步SRAM的输人输出信号示例 　前者或者应用于备用电池和记录各种设置信息中，或者作为组装的微型计算机系统的主存储器来使用。后者最典型的应用大概就是个人计算机的主板中经常使用的高速缓冲存储器的标记RAM。...
台式计算机cpu ram hdd,什么是RAM？
weixin_33280675的博客
06-23 1391
本文概述RAM代表随机存取存储器, 是一种通常位于计算机主板上的硬件设备, 并充当CPU的内部存储器。当你打开计算机时, 它允许CPU存储数据, 程序和程序结果。它是计算机的读写存储器, 这意味着可以将信息写入计算机以及从计算机读取信息。 RAM是易失性存储器, 这意味着它不会永久存储数据或指令。当你打开计算机电源时, 硬盘中的数据和指令会存储在RAM中, 例如, 计算机重新启动时以及打开程序时,...
SDRAM详解(结构框图、容量计算、寻址方式、初始化)
weixin_42031299的博客
04-05 6324
什么是SDRM
计算机中SRAM的作用,SRAM特点及工作原理
weixin_35689877的博客
07-21 8846
SRAM是英文Static RAM的缩写，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据.基本简介SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM(Dynamic Random Access Memory)每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，相同容量的DRAM内存可以设计为较...
6T SRAM的基本结构及其读写操作
热门推荐
你看不到我在伤心的博客
03-19 2万+
前言
什么是ram 什么是SRAM DRAM
最新发布
06-08
RAM（Random Access Memory，随机存取存储器）是一种计算机内存，用于存储正在运行的程序和数据。RAM是一种易失性存储器，需要不断地供电以保持数据的存储。RAM通常被分为静态RAM（SRAM）和动态RAM（DRAM）两种类型。 SRAM（Static Random Access Memory，静态随机存取存储器）是一种常用的高速缓存存储器，具有快速的读写速度和低功耗等特点。SRAM的存储单元由一个存储器单元和一个触发器组成，具有较高的稳定性和可靠性。SRAM通常用于高速缓存、寄存器、缓冲器等应用场合。 DRAM（Dynamic Random Access Memory，动态随机存取存储器）是一种容量较大的存储器，具有较高的存储密度和低成本等优点。DRAM的存储单元由一个电容和一个晶体管组成，需要定期进行刷新以保持数据的存储。DRAM的读写速度较慢，但可以通过增加存储容量来提高存储性能。DRAM通常用于计算机主存储器、图形处理器等应用场合。 总之，RAM是一种计算机内存，用于存储正在运行的程序和数据，而SRAM和DRAM则是RAM的两种主要类型，分别具有不同的特点和应用场合。SRAM具有高速、低功耗等特点，适用于高速缓存、寄存器等应用场合；DRAM具有容量大、低成本等特点，适用于计算机主存储器、图形处理器等应用场合。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值