FPGA学习总结5 - 配置引脚

FPGA学习总结5 - 配置引脚

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前言

基于Xilinx Artix7平台

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1. CFGBVS：Configuration Banks Voltage Select

 7系列中，CFGBVS引脚用于确定bank0的供电电压范围以及bank14和bank15多功能引脚在配置时的电压。当CFGBVS引脚连接到高电平（VCCO_0）,bank0的操作电压应为2.5V或者3.3V，当CFGBVS引脚连接到低电平（GND）,bank0的操作电压应为1.8V或者1.5V。在配置期间，bank14和bank15电压与bank0一致。

2. VCCBATT_0：Battery Backup Supply

 FPGA内部易失性存储器的电池备用电源，该存储器存储AES解密器密钥，如果需要易失性存储区域的解密密钥，请将此引脚连接在电池上，以便在FPGA未通电时保存密钥，如果不使用失性存储区域解密密钥，VCCBATT连接至VCCAUX。此引脚名称包含“_0”,但不是I/O，不受VCCO_0影响。

3. TCK：Test Clock，IEEE Std 1149.1

 JTAG链上所有器件的时钟信号。当有多片器件时，需要上拉10k电阻，没有电缆连接时保持高电平。

4. TMS：Test Mode Select

 JTAG链上所有器件的模式选择信号。当有多片器件时，需要上拉10k电阻，没有电缆连接时保持高电平。

5. TDI：Test Data Input

 JTAG链串行数据输入。对于单片器件或JTAG链路中的第一片器件，连接该信号至现在线缆TDI引脚，如果FPGA不是链路中第一片器件，则连接至上游器件JTAG接口的TDO引脚。

6. TDO：Test Data Output

 JTAG链串行数据输出。对于单片器件或JTAG链路中的第一片器件，连接该信号至现在线缆TDO引脚，如果FPGA不是链路中第一片器件，则连接至上游器件JTAG接口的TDI引脚。

7. PROGRAM_B：Program

 低电平有效。当该管脚为低脉冲时，FPGA配置被清除，并启动新的配置序列，配置清除是在下降沿启动，新的配置序列在上升沿启动。
PROGRAM_B引脚上拉≤4.7KΩ电阻至VCCO_0确保稳定的高电平输入，可以通过按钮连接至GND，进行手动配置。
 上电时保持PROGRAM_B低电平不会使FPGA保持重置状态，相反，使用INT_B来延迟上电配置序列。

8. INIT_B：Initialization

 低电平有效，表示FPGA初始化或是配置错误。当FPGA处于配置复位状态，FPGA正在初始化（清除）配置存储器，FPGA检测到配置错误时，该引脚会被置低。
 在上电期间，拉低该引脚可以延迟上电配置，当初始化过程完成后，INIT_B引脚被释放到高阻，通过外部上拉电阻将INIT_B拉高，当在INIT_B引脚检测到高电平时，FPGA继续执行M[2:0]引脚设置的配置序列的剩余部分。
 INIT_B需连接≤4.7kΩ的电阻连接到VCCO_0，以确保高低电平的转换。

9. M[2:0]：Configuration Mode

 模式配置引脚，这些引脚可以直接接到GND或者VCC，也可以通过一个≤1kΩ的电阻连接到GND或者VCC。一般选择Master SPI模式，即M[2:0] = 001。

图1. 配置选项

10. DONE：Done

 高电平表示配置序列完成，默认情况下，DONE为开漏输出。
 DONE内有上拉电阻，10kΩ左右。

11. CCLK：Configuration Clock

 配置时钟，为所有配置序列提供同步时钟，JTAG模式除外。
 从模式，CCLK为输入，时钟源由外部设备驱动。
 主模式，CCLK为输出，时钟源由FPGA提供。
 JTAG模式，CCLK为高阻，可以不连接。

12. PUDC_B：Pull-Up During Configuration

 上电和配置期间内部上拉电阻选择。
 PUDC_B为低电平时，使能SelectIO引脚内部上拉电阻，引脚输出为高电平。
 PUDC_B为高电平时，禁用SelectIO引脚内部上拉电阻，引脚输出为高组态。
 PUDC必须直接或通过≤1kΩ电阻连接到VCCO_14或GND。
 在上电期间，内部上拉的激活取决于上电顺序，因为PUDC_B需要通过BANK14中的输入缓冲器和内部路径转发到各自I/O组。建议使用外部的上下拉电阻，在上电和配置过程中保持确定的电平。

13. EMCCLK：External Master Configuration Clock

 外部主配置时钟。
 主配置模式下可选的外部输入时钟。默认情况下，主配置模式使用内部生成的配置时钟源，不需要外部的时钟源，当需要更短的配置时间，可以使用外部主配置时钟EMCCLK
 JTAG模式和从模式，EMCCLK可以忽略，不连接。

14. CSI_B：Chip Select Input

片选输入，低电平有效，使能SelectMAP配置接口。
主SelectMAP配置模式：直接接地或者通过≤1kΩ的电阻接至GND。
从SelectMAP配置模式：外部配置控制器控制CSI_B在SelectMAP总线上选择活动的FPGA，或者在并行配置中连接到上游FPGA的CSO_B引脚。
其他模式：CSI_B被忽略，可以不连接。

15. CSO_B：Chip Select Output

 片选输出，低电平有效，以启用并行配置菊花链下游FPGA从模式SelectMAP配置接口。
 BPI和SelectMAP模式：如果器件处于并行配置菊花链并有下游器件，则连接330Ω电阻上拉至VCCO_14，并连接到下游设备CSI_B引脚，否则，CSO_B为高阻。
 串行配置模式：CSO_B为多功能引脚，可作为DOUT引脚。
 其他模式：CSO_B为高阻，可悬空。

16. DOUT：Data Output

 数据输出，串行配置菊花链的数据输出。
 DOUT在CCLK的下降沿有效。
 串行和SPI x 1模式：如果期间处于串行配置菊花链，则连接到下游器件DIN管脚，否则，DOUT为高阻。
 BPI和SelectMAP模式：DOUT为多功能管脚，可以作为CSO_B引脚。
 其他模式：DOUT为高阻，可以悬空。

17. RDWR_B：Read/Write

 RDWR_B决定SelectMAP数据总线的方向。当RDWR_B为高时，FPGA将读取的数据输出到SelectMAP数据总线上，当RDWR_B为低时，外部控制器通过SelectMA总线写数据到FPGA。
 主SelectMAP模式：直接接地或者通过≤1kΩ电阻接地。
 从SelectMAP模式：外部器件控制RDWR_B信号来控制SelectMAP数据总线的读写方向。
 其他模式：RDWR_B引脚被忽略，可以不连接。

18. D00_MOSI：Master Output,Slave Input

 FPGA(主)SPI模式发送命令至SPI(c从)FLASH器件。
 SPI模式：连接到SPI Flash数据输入引脚，D00_MOSI发送地址和命令后为高组态，PUDC_B决定是否使能内部上拉电阻。
 BPI和SelectMAP模式：MOSI为多功能引脚，作为DOO数据输入管脚。
 其他模式：引脚被忽略，可以不连接。

19. DO1_DIN：Date Input

 串行数据输入引脚，默认情况下，DIN的数据在CCLK的上升沿捕获。
 串行和SPI模式：DIN是FPGA数据输入，从数据源接收串行数据，将DIN连接到串行数据源的数据输出引脚。
 BPI和SelectMAP模式：DIN为多功能引脚，作为D01数据输入引脚。
 JTAG模式：引脚被忽略，可以不连接。

20. D[00-31]：Data Bus

 D[00-31]引脚的子集或者全部是SPIx2，SPIx4，BPI，SelectMAP模式的数据总线接口，默认情况下，来自数据总线的数据在CCLK的上升沿捕获。
 SPI模式：配置从标准SPI x1串行数据输出和数据输入的数据总线D00_MOSI和D01引脚开始。比特流选项可以将SPI FLASH读取模式切换为双输出（x2）或四输出（x4）模式。
 SPIx1/x2/x4：连接D00_MOSI至SPI FLASH串行数据输入引脚（DQ0/D/SI/IO0）。
 SPIx1/x2/x4：连接D01_DIN至SPI FLASH串行数据输入引脚（DQ1/Q/SO/IO0）。
 SPIx1 x4：连接D02至SPI FLASH数据输入（DQ2/W#/WP#/IO2），连接4.7kΩ上拉电阻至VCCO_14。
 SPIx1 x4：连接D03至SPI FLASH数据输入（DQ3/HOLD#/IO3），连接4.7kΩ上拉电阻至VCCO_14。
 其他管脚未使用，可忽略，配置期间为高阻。
 SelecMAP模式：FPGA监控D[00-07]的自动总线宽度检测模式，该模式确定仅使用D[00-07] x8宽度还是使用更宽的x16，x32数据总线宽度。从SelectMAP x16和x32不支持AES加密。
 BPI模式：FPGA监控D[00-07]的自动总线宽度检测模式，该模式确定仅使用D[00-07] x8宽度还是使用更宽的x16数据总线宽度。D[16-31]引脚是多用途引脚。用作BPI地址A[00-15]。
 JTAG模式：未使用。
 其他模式：管脚未使用，可忽略，配置期间为高阻状态。

21. A[00-28]：Address Bus

 A[00-28]管脚输出地址到NOR(BPI)，A00是地址最低有效位。
 BPI模式：将FPGA[00-28]引脚连接到并行NOR Flash地址引脚，将A00引脚连接到所用数据总线最低有效地址输入地址。根据BPI闪存类型和使用的数据总线的宽度，闪存的最低有效地址可以是A1，A0，A-1。超过并行NOR Flash地址总线宽度的任何地址引脚在配置期间都会被驱动，但是在配置后可以用作I/O。
 SelectMAP模式：A[00-15]引脚是多用途引脚，用做D[16-31]数据总线引脚。
 其他模式：A[00-28]高阻，配置期间被忽略，可以不连接。

22. FCS_B：Flash Chip Select

 SPI或BPI片选输出，低有效，使能SPI或BPI Flash配置。
 SPI和BPI模式：连接FCS_B至Flash片选引脚，外部连接≤4.7kΩ上拉电阻至VCCO_14。
 其他模式：FCS_B高阻，可以不连接。

23. FOE_B：Flash Output Enable

 并行NOR Flash输出使能，低有效。
 BPI模式：连接FOE_B至Flash使能引脚，外部连接≤4.7kΩ上拉电阻至VCCO_14。
 其他模式：FOE_B高阻，可以不连接。

24. FEW_B：Flash Write Enable

 并行 NOR Flash写使能，低有效。
 BPI模式：连接FWE_B至Flash写使能引脚，外部连接≤4.7kΩ上拉电阻至VCCO_14。
 其他模式：FWE_B高阻，可以不连接。

25. ADV_B：Address Vaild

 并行NOR Flash地址有效输出信号，低有效。
 BPI模式：连接ADV_B至Flash地址有效引脚，外部连接≤4.7kΩ上拉电阻至VCCO_14。对于Flash不支持地址有效输入的BPI模式，不要连接ADV_B引脚。
 其他模式：ADV_B高阻，可以不连接。

26. RS0,RS1：Revision Select

 版本选择输出。
 RS0和RS1引脚是版本选择输出引脚，用于驱动并行FLASH上的地址线，正常情况下，RS0和RS1在配置期间为高阻，然而，FPGA可以在两种情况下驱动RS0和RS1引脚。
当启用ConfigFallback选项后，在检测到配置错误后的回退配置过程中FPGA将RS0和RS1驱动为低电平。当启动用户调用的多引导配置时，FPGA可以在多引导配置过程中将RS0和RS1引脚驱动到用户定义的状态。
 如果禁用了回退（默认），并且没用使用多重引导，或者使用SPI模式，则RS0和RS1为高组态，可以不连接。

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