FPGA学习总结3 - IO引脚

FPGA学习总结3 - IO引脚

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前言

基于Xilinx Artix7平台

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1. BANK：

 7系列FPGA提供HR BANK和HP BANK，UltraScale系列提供HR BANK，HP BANK，HD BANK。每个BANK包括50个I/O管脚或24对差分管脚，顶端和低端各一个单端信号。
 HP：High Performance，高性能I/O，应用于高速I/O场景，如高速存储器DDR或高速差分（不是GTX），支持1.2V至1.8V电压。
 HR：High Range，宽电压范围I/O，支持1.2V - 3.3V电压。
 HD：High Density，高密度I/O，应用于低速I/O场景，最高速率限制在250M以内，支持1.2V至3.3V电压。

图1. HR和HP BANK Support

图2. XC7A200T BANK划分

2. IO_LXXY_#，IO_XX_#：

 大多数IO引脚能够发送差分信号，并且成对出现。顶部和底部IO引脚是单端的。
 L表示差分，XX表示差分对的编号，P/N表示差分对的正负，#表示BANK。

3. VRN：

 DCI外部参考电阻，VRN必须通过参考电阻上拉到VCCO。

4. VRP：

 DCI外部参考电阻，VRP必须通过参考电阻下拉到GND。

5. MRCC：Multi-region clock-capable IO

 具有时钟功能的IO，可用于本时钟区域和相邻时钟区域。可驱动BUFRs，BUFIOs，BUFMRs，BUFGs，MMCMs/PLLs，BUFHs。不需要作为时钟时，可作为普通IO使用。
 当单端时钟连接到MRCC引脚时，必须接到MRCC的正输入端。
 每个BANK有2对MRCC。
 当MRCC作为单区域资源时，可以在单个BANK上驱动4个BUFIOs和4个BUFR。

6. SRCC：Single-region clock-capable IO

 具有时钟功能的IO，可用于本时钟区域。可驱动BUFRs，BUFIOs，BUFGs，MMCMs/PLLs，BUFHs。不需要作为时钟时，可作为普通IO使用。
 当单端时钟连接到SRCC引脚时，必须接到SRCC的正输入端。
 每个BANK有2对SRCC。
 当SRCC作为单区域资源时，可以在单个BANK上驱动4个BUFIOs和4个BUFR。

7. DCI：Digitally-controlled impedance

 数字阻抗控制。HR BANK没有DCI，HP BANK 才有DCI。
 在每个BANK中，DCI使用两个多功能引脚来控制驱动器阻抗或并行短接值，VRN必须通过参考电阻上拉到VCCO，VRP必须通过另一个参考电阻下拉到GND，每个参考电阻的值等于电路板走线特征阻抗或者2倍于特征阻抗。
 每个BANK只有一对VRP/VRN，所以同一个BANK的的DCI共享相同的外部电阻值。
 同一个BANK列的几个BANK使用DCI，当这几个BANK使用相同的外部电阻事，则内部VRP/VRN可以级联，此时同一列的几个BANK只需要一对VRP/VRN连接外部电阻即可，无需每个BANK都连接外部电阻，也称为DCI级联。

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