Verilog求次小值与次小值出现的次数

2022乐鑫数字IC提前批笔试题最后一道代码题

使用 $v/sv$ 编写如下功能模块，求输入信号序列 $din$ 在 $din\_vld$为高电平的时间段内的次小值与次小值出现的次数。
接口信号如下：
module sec_min(
input clk, //时钟
input rst_n, //复位
input [9:0] din, //10bit 无符号数
input din_vld, //输入数据有效信号
output [9:0] dout, //次小值
ouput [8:0] cnt //次小值出现的次数。溢出时重新计数
)；
下面是我自己写的Verilog HDL实现的代码：（附上Testbench）

module minor_cnt(
  input clk,
  input rst_n,
  input [9:0] din,
  input din_vld,
  output [9:0] dout,
  output [8:0] cnt
);
reg [9:0] min1_reg, min2_reg;  //min1_reg是最小值寄存器，min2_reg是次小值寄存器
reg [8:0] min1_cnt_reg, min2_cnt_reg;
always@(posedge clk or negedge rst_n) begin
  if(~rst_n) begin
    min1_reg <= 'd1023;
    min2_reg <= 'd1023;
    min1_cnt_reg <= 9'd0;
    min2_cnt_reg <= 9'd0;
  end
  else if(din_vld) begin
    if(min1_reg>din) begin
      min1_reg <= din;
      min2_reg <= min1_reg;
      min1_cnt_reg <= 9'd1;
      min2_cnt_reg <= min1_cnt_reg;
    end
    else if (min1_reg==din) begin
      min1_cnt_reg <= min1_cnt_reg+1'b1;
    end
    else if(min2_reg>din) begin
      min2_reg <= din;
      min2_cnt_reg <= 9'd1;
    end
    else if(min2_reg == din) begin
      min2_cnt_reg <= min2_cnt_reg+1'b1;
    end

    end
end
assign dout = min2_reg;
assign cnt = min2_cnt_reg;

endmodule

Testbench文件：

module minor_cnt_tb();

reg clk,rst_n;
reg din_vld;
reg [9:0] din;
initial begin
    clk = 0;
    rst_n = 0;
    din = 0;
    din_vld = 0;
    #8 rst_n = 1;
end

initial begin
    wait(rst_n==1);
    din_vld = 1;
    @(posedge clk);
    din = {$random}%10;
    repeat(100) begin 
        @(posedge clk) ;
        din = {$random}%10;
    end
    din_vld = 0;
    repeat(10) begin 
        @(posedge clk) ;
        din = {$random}%10;
    end
    $finish;
end

always #5 clk = ~clk;
wire [8:0] cnt;
wire [9:0] dout;
minor_cnt dut(
  .clk(clk),
  .rst_n(rst_n),
  .din(din),
  .din_vld(din_vld),
  .dout(dout),
  .cnt(cnt)
);

endmodule

有任何问题欢迎指出，谢谢指教~
最后再贴上一张Veridi仿真的波形图：