verid打开波形只显示0时刻值，但验证平台的log的时间却在增加

已于 2022-06-02 14:53:10 修改
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分类专栏： 芯片 文章标签： 芯片
于 2021-03-17 15:12:22 首次发布
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跑仿真后，仿真没有正常结束，用ctrl+c停止后，再用verdi打开波形查看仿真情况
在这里插入图片描述
打印的log时间在增加：
在这里插入图片描述

一直打印‘xxxxxxxx’是因为module top里面include了一个debug.sv文件，debug.sv文件里面有个initial块，该initial块里面包含一个while循环语句，如下
在这里插入图片描述

INSIDE_CU.bclk为dut内部模块的信号。

经查证：是设计中出现了组合逻辑环导致的，仿真停在某个时刻时钟不能翻转, verdi只显示0时刻

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创芯人--fly的博客
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VCS数字电路仿真时间为0可能的原因
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编译出错原因
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背景： 在进行testbench调试时，使用消息打印或者单纯的ucli进行调试效率较低，利用Verdi进行图形化界面调试可以提升效率。 方法： 编译选项：-kdb 仿真选项：-verdi tips： watch：在开始仿真时，会进入到verdi界面。在仿真暂停时，可以在左上角的导航栏切换到class标签（或者第一个标签，包含dut top），在搜索栏结合*搜索关注的class，如*refm*，class下面有此class的instance，点到instance，右边会显示member，class
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LABVIEW串口+波形图显示
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在IT领域，尤其是在图形用户界面（GUI）开发中，实时数据可视化是一项重要的任务。Qt是一个广泛应用的跨平台C++框架，特别适合构建图形界面应用程序。本主题将详细讲解如何使用Qt进行自定义绘制，实现心电图（ECG）...
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