一天一道Verilog编程题（四）

题目如图所示，话不多说直接上代码。

module filter_data_store(
	input clk,
	input rst_b,
	input req_in,
	output req_in_ack,
	input [31:0]data_in,
	output reg data_out_vld,
	output reg [31:0] data_out
	);
	
	reg [31:0] data_reg;//输入寄存器
	reg [2:0] ptr_w,ptr_r; //FIFO指针
	reg flag;              //输入数据开始寄存信号
	wire full,empty;       //空满标志
	parameter SP=32'h1b9_0000;
	
	//将数据输入寄存器
	always @ (posedge clk or posedge rst_b)
	begin
		if (rst_b)
			data_reg<=0;
		else if (</