触发器详解——（二）JK触发器

1、J-K电路结构

J-K触发器是时钟边沿敏感的基本存储单元。逻辑电路和逻辑符号如下图所示：
图1-1：J-K触发器电路结构

J-K触发器逻辑符号

2、J-K工作原理

在有效时钟的脉冲边沿没到达时，即clk=0，或者clk=1，或者clk由高电平跳转到低电平，与非门G3和G4将J与K端的输入信号屏蔽，触发器状态不受输入信号的影响，维持不变。
在时钟上升沿信号到来时，触发器的状态将会随着J与K的输入产生相应的变化。当J=0，K=0时，触发器的状态维持不变，Qn=Qn+1.
当J=0，K=1时，触发器被置成0状态，当J=1，K=0时，触发器被置成1状态，当J=1，K=1时，触发器翻转。由此可以得到触发器的特性表：
表2-1上升沿触发触发器特性表