野火FPGA笔记

• 状态机
  最后的输出不仅和当前状态有关还和输入有关则称为 Mealy 状态机。最后的输出只和当前状态有关而与输入无关则称为 Moore 型状态机。
  在仿真文件中，定义了[4:0]的wire型state，然后写 state = complex_fsm_inst.state;（把实例化中的state连接给自定义的state），结果报错。改为reg型也报错，赋值语句前＋always可以通过编译，但编译无波形输出。最后试了很多种，必须要写成 wire [4:0] state = complex_fsm_inst.state;