数码管动态扫描Verilog

3. 数码管进阶

• 动态扫描

module SEG
(
   CLK_50M,RST_N,
   SEG_DATA,SEG_EN
); 
 
input CLK_50M;
input  RST_N;

output reg 	[5:0] SEG_EN;
output reg 	[7:0] SEG_DATA;

reg 			[15:0] time_cnt;
reg 			[15:0] time_cnt_n;

reg 			[2:0] led_cnt;
reg 			[2:0] led_cnt_n;


parameter SET_TIME_10MS=16'd50_000;

always@(posedge CLK_50M or negedge RST_N)
begin
   if(!RST_N)
   	time_cnt<=16'h0;
   else
   	time_cnt<=time_cnt_n;
end

always@(*)
begin
   if(time_cnt==SET_TIME_10MS)
   	time_cnt_n=16'h0;
   else
   	time_cnt_n=time_cnt+16'h1;
end

always@(posedge CLK_50M or negedge RST_N)
begin
   if(!RST_N)
   	led_cnt<=3'h0;
   else
   	led_cnt<=led_cnt_n;
end
always@(*)
begin
   if(time_cnt==SET_TIME_10MS)
   	led_cnt_n=led_cnt+1'h1;
   else
   	led_cnt_n=led_cnt;
end


always@(*)
begin
   case(led_cnt)
   	3'b000:SEG_DATA=8'b00111111;
   	3'b001:SEG_DATA=8'b00000110;
   	3'b010:SEG_DATA=8'b01011011;
   	3'b011:SEG_DATA=8'b01001111;
   	3'b100:SEG_DATA=8'b01100110;
   	3'b101:SEG_DATA=8'b01101101;
   	default:SEG_DATA=8'b00111111;
   endcase
   	
end

always@(*)
begin
   case(led_cnt)
   	3'b000:SEG_EN=6'b111110;
   	3'b001:SEG_EN=6'b111101;
   	3'b010:SEG_EN=6'b111011;
   	3'b011:SEG_EN=6'b110111;
   	3'b100:SEG_EN=6'b101111;
   	3'b101:SEG_EN=6'b011111;
   	default:SEG_EN=6'b111111;
   endcase
end

endmodule