从原理图生成mos的版图
在原理图里launch-layoutXL
然后ok
根据原理图生成mos版图
先设置格点
apply,然后调整一下label大小
shift+F:显示所有图层
因为衬底是p,所以nmos是没有pwell的,而pmos是在nw里
边界线可以在左下方设为可选后删除
制作衬底接触
衬底接触:PMOS:M1、active、nwell、n+
选m1按p:放置走线
Q:修改
复制M1直接修改为active
A:对齐,重叠他们两
O:打孔
设置一下(如果想重新设置先O后F3,F3也是打开很多操作通用的选项设置)
给PMOS做接触用NTAP,给NMOS做接触用PTAP
因为选的auto就会自动打满
还有加上nwell:框选这部分,自动生成nwell
还有加上XN:框选这部分,自动生成n+,n+面积小于nwell
框选起来制成cell,就能作为一个整体移动
完成PMOS的衬底接触:M1+CS+XN+ACTIVE+WN
从Psub生成修改得到Nsub:去掉NW;XN换成XP;via换成PTAP(NTAP也是带XN的,不换的话还是会有XN层)
完成NMOS衬底接触:M1+CS+XP+ACTIVE
布局
按A对齐让衬底接触的XP/XN和MOS的XN/XP贴着
K+F3设置标尺粗一些好看
通常将P接触的M1和NMOS的XN对齐;N接触的M1和PMOS的XP对齐
设置一下通孔,可以用S来拖动
然后就用S拖到对齐
但要设置为部分选中,按A,左键将边线框选
将NW补齐
将XP和XN相接
摆放完毕后打开nmDRC,这里是模块
过滤出需要改正的错误
高亮错误
这里可以清除高亮。M1报错是因为M1面积不够导致,可在连线后再看是否还有这个错误
将模块摆放在第一象限附近:Edit–Advanced–Move Origin
连线
在原理图按9可高亮线路,左键点击原理图线路就可在版图看到连线关系
连接栅极用GC连接,但外部连线一般不使用poly(poly电阻大),所以通过CS连到M1(0.42宽)引出去。M1的位置没有绝对的要求
打上两个孔(孔宽0.22,孔之间间距0.25)
放置pin,pin的层次和所要出pin处的家属同层次。label看工艺,这里要改为M1 label在用M移动时可以设置移动方向自由移动:
只能水平或垂直:
水平或垂直或斜45°:
连接PMOS的S端和衬底到电源VDD
chop截取图形:shift+C,左键选中矩形,点击选择要截取的部分的边角上一点,框选出要被截取掉的部分,左键确定
同理连接NMOS的S端和衬底到gnd和输出,最终如图
nmLVS
忽略一些不想要关注的报错(像是dummy管的)
对于多出pin的模块,可能会有短路问题,勾选后会报短路错误
在大模块里可能某两个地方会连接在一起,但在目前的模块里不好连接,留到之后更高层次里连接。为了忽略这个错误,可以给这两个点打label,选择connect all nets by name。
在过顶层lvs时,为了筛选子模块的错误,可以输入lvs box 模块名来忽略这个子模块的错误
run lvs
这里是因为有nwell就会提取寄生二极管,而在原理图里是没有的
寄生在P衬底和nwell之间,因为P衬底接地和nwell接高,所以二极管连接如图
重新跑一遍,(ERC有错也需要看一下)
零碎补充
属性名
红框里的是层次的属性,但LVS是认PIN的label。
属性名可以通过这种方式添加
原理图显示设置
在原理图按O
默认设置
格点设置:none(无格点)dotted(点状格点)line(网格线)
突出所点的线
另外打开方式
在原理图和版图同时高亮
按9,设置为all
按9点连线,原理图和版图对应位置会变成同一颜色
在这里可以移除高亮
对于工艺厂自带版图的数字库
调用出来自身是没有衬底接触的,但可以调用库里的现成的
将两者的prBndry对齐拼在一起
两者的VDD和VSS就会正好连在一起