最简单的时序约束文件脚本

最简单的时序约束文件脚本

(1)主时钟的约束
#Crete clock
crete _clock-period 20 [get_port clk]；
约束输入为50MHZ全局输入时钟。
(2)PLL时钟的自动约束
#Create Generated clock
derive_pll_clocks；
(3)不确定时间的自动检测
#Set Clock Uncertainty
derive_clock_uncetainty;
//用于交互时钟(inter-clock)、内部时钟(intra-clock)和I/O接口的不确定时钟的自动检测，一般只用在FPGA
器件中。
(4)不希望综合工具进行分析的路径
#set multicycle path
set_false_path-from rst_n -to* ；
//这里指定rst_n为不需要进行综合分析的路径，而复位信号作为全局信号，一般不希望编译对其做出什么
优化，因此不允 许综合工具对其分析。
(5)对于其它的一些约束，用户可以自己添加到SDC时序约束文件中
首先，File-New新建一个SDC文件，输入最基本的时序约束脚本，并保存为ameng_system.sdc。当
然，如果与现成的时序约束文件的备份，则可以直接在“Assignments-Settings”的 “TimeQuest Timing
Analyze”中添加时序约束文件，指定ameng_system.sdc，最后重新进行全编译，此时指剩下某些I/O设置
不完整的警告。