vivado时序约束编写笔记

一：简述：

该文章将描述vivado时序约束编写简单流程并不涉及具体代码。

二：vivado时序约束文件编写

1：建立一个简单的vivado工程，编译运行通过。

2：时序约束文件在综合和布局布线都可以添加，因为我们小的工程综合的时候肯定没有任何问题，所以我们直接进入布局布线的环节。

如下图所示将Implement->open Implemented Design ->Edit Timing Constrants,随后打开时序约束入下图所示。

 3：点击+来添加create clock（时钟约束）如下图所示：

 

4：点击... 按钮进入下一级界面（Specify Clock Source Objects），选择实际电路中所对应的时钟管脚。如下图所示。最后点击设置。

 

 5：这样就创建好了一条时钟约束，创建完成后，可以有下图所以看到一个记录。表明我们constrains文件并没有保存。随后可以把窗口缩放到我们整个工程里边。

 6：按住ctrl+s快捷键来强制更新工程我们top.xdc文件，并点击ok

 7：点击.xdc文件查看.xdc是都已经添加了时钟管脚约束。

 

 8：这是综合布局布线已经完成，我们想查看实际的分析的结果就不被允许了，这时需要重新生成bit文件，完成成功后点击reload重新加载布局布线，查看时序约束报告

 

9：如何查看时序报告？选择Timing Summary 点击右键关闭窗口

 

 

 点击上图的Report Timing 按键（打印报告）

 

 

 10：点开其中一条路径

 参考：

FPGA开发中xilinx vivado 平台时序分析系列课程-更新至13讲_哔哩哔哩_bilibili