时序约束Quartus

1. quartus菜单翻译：
   https://wenku.baidu.com/view/ea89e91da8114431b90dd888.html###

2. QuartusII遇到的相关问题以及解决办法：
   https://www.dazhuanlan.com/2019/12/30/5e094e26a44b2/

3. 时序约束名字
   顶层文件的module名字与顶层文件的文件的名字要一致。
   例：若.v文件为top.v，则其内部必须为module top，而不能是module TOP。

4. 时序约束步骤学习网址：
   主要是一个是先建SDC文件，一个是页面操作自动生成制定，最后保存SDC文件，且要记得将文件加入到工程！有个问题，文件名和顶层文件名一样，但需要在文件名.(out.)sdc这个out要不要加？
   https://wenku.baidu.com/view/8736cb13f68a6529647d27284b73f242336c31b7.html 这个的页面gets ports的list出不来我想要的PLL的参考时钟（基础时钟），只出来了FPGA的时钟输入管脚。
   https://blog.csdn.net/huan09900990/article/details/77163970 这个最详细，试了这个
   https://blog.csdn.net/u010945683/article/details/44679115
   https://wenku.baidu.com/view/350463d416fc700aba68fc10.html
   时钟分组不是很懂，还有其他的时序约束，比如I/O，后面再研究。