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原创 关于MicroBlaze软核固化的方法
笔者在上个项目用到了MicroBlaze软核，最后在固化程序的时候遇到了一些问题，后来用下面的方式基本每次都能固化成功，下面和大家分享一下。1.首先找到工程中SDK对应的EIF文件，当前文件生成的时间是最近一次生成的时间。2.打开Vivado工程，打开左上方的File文件，打开Export，打开Export Hardware，勾选一下，OK，如果后面有对话框，一直点OK，这一步是将bit文件输出至SDK中。3.打开左上方的File文件，打开Launch SDK，点OK，打开SDK。.
2020-10-27 20:47:13
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原创 LVDS高速接口测试
话不多说，直接测试1. OUTPUT：LVDS_TX2. SDR：代表着速率，测试选的SDR3. 8：串换因子，就是一对LVDS转化几bit的并行数据（和后面的clk，clk_div有关系）4. 8：8对LVDS5. LVDS都是差分电压，这个根据板卡上的电压选择6. 类型肯定是差分的1. 内部时钟2. 外部时钟（板子上的）第三页直接默认下面说一下测试过程发送端1. 发送的数据（同步码需要发送十几个周期，后面是递增数）2. 串行数据的时钟
2022-05-15 15:18:46
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原创 FPGA与DSP之间的EMIF接口调试
外部设备连接接口包括外部存储器连接接口（EMIF）、主机接口（HPI）等。外部存储器接口主要用来同并行存储器连接，这些存储器包括SDRAM、SBSRAM、Flash、SRAM存储器等，外部存储器接口还可以同外部并行设备进行连接，这些设备包括并行A/D、D/A转换器、具有异步并行接口的专用芯片，并可以通过外部存储器接口同FPGA、CPLD等连接；主机接口主要用来为主控CPU和C55x处理器之间提供一条方便、快捷的并行连接接口，这个接口用来对DSP进行控制、程序加载、数据传输等工作。通常情况下，FPGA是作
2022-03-03 09:38:17
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原创 XILINX的JTAG加载以及如何设置未使用PIN脚的上下拉或悬空
项目框架问题1：底板供电OK，核心板不能供电原因：核心板卡上的R209的10K的电阻过于大，导致5V的电压不能使电源芯片正常工作解决：修改电阻为820R后，电源芯片正常工作，核心板供电正常问题2：底板，核心板供电OK，Z7的PS在加载bit过程中，电流为1.05A~1.08A，加载至99%，电流会往下降至0.68A左右，然后恢复成1.06A，SDK报错如下：原因：核心板卡上的Z7供电不足导致程序最后加载的时候，Z_VCC_1.0V拉低，导致后面的电压不正常（下图是Z7
2022-03-02 17:14:15
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原创 VIVADO如何打开.ila波形文件
保存ila文件file - export - export - ila_data。可以保存为ila格式或者vcd格式 （可以在modelism下转化为wlf文件后打开查看波形。）打开保存后的文件Vivado下载入ila波形：tcl指令：1.载入波形文件：（read_hw_ila_data 后面为ila文件的绝对路径，路径最好短一点）read_hw_ila_data E:/iladata.ila2.显示波形文件display_hw_ila_data...
2021-11-10 11:30:41
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转载 fpga与dsp的emif接口通信
为实现DSP与FPGA之间实现交换数据，通常采用DSP的EMIF外部存储器借口与FPGA 片内的BRAM， BRAM 采用双口BRAM ，一个端口给DSP EMIF接口，另一个端口给 FPGA 片内逻辑。 DSP 片内EMIF 接口信号如下图： 信号说明： ————————————————共用信号—————————————————— ECLKIN &nbs...
2021-11-09 15:06:19
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转载 如何快速转载文章
在参考“如何快速转载CSDN中的博客”后，由于自己不懂html以及markdown相关知识，所以花了一些时间来弄明白怎么转载博客，以下为转载CSDN博客步骤和一些知识小笔记。 参考博客原址：http://blog.csdn.net/bolu1234/article/d...
2021-11-09 09:23:58
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转载 edf文件导出
1、把需要生成网表模块文件set as top 。 2、设置project setting如下， Options中将-flatten_hierarchy设为full，意思是模块综合后的层次结构全部为平级，只剩下顶层，这样产生的网表文件就不易被查看到层级关系了，可详见UG901的第11页，这里选择默认的rebuilt模式，网上推荐选择full导致导致生成的edf文件识别失败。...
2021-11-09 09:21:46
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原创 FPGA基础知识二（组合逻辑与时序逻辑）
我们在上节知识点中，发现时序仿真的波形，除了有信号的延时出现之外，还出现了一个很小的上升沿（毛刺）出现，这个是因为我们采用组合逻辑导致的，时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题毛刺并不是对所有的输入都有危害，例如 D 触发器的 D 输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说 D 触发器的 D 输入端对毛刺不敏感。根据这个特性，我们应当在系统
2021-10-25 15:56:00
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原创 FPGA基础知识一（功能仿真与时序仿真）
功能仿真也被称作 RTL 级行为仿真，前仿真，目的是分析设计电路逻辑关系的正确性。缺点：不带有任何的门延时、线延时等等，只是理想情况下的仿真。优点： 仿真速度快，可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结
2021-10-25 14:40:01
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原创 ZYNQ的PL控制PS的DDR
本次工程是用PL端控制PS的DDR，下面是一些过程1. 创建一个ZYNQ核选择高速互联总线，因为DDR速率比较快，所以PS与PL端的交互，我们选择HP，高速AXI连接，位宽选择32，和DDR位宽保持一致即可2. 勾选Enable DDR，选中DDR的型号，还有Width，我选的是32，可以根据个人情况进行选择，其他都是默认的，点击确定3. 我们设置的HP端口是AXI3的端口，我们要使用的是AXI4，所以我们需要一个AXI互联桥把AXI3转成AXI4，我们在IP添加的一栏中搜索：AXI
2021-10-20 15:28:27
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原创 S/PDIF接口
s/pdif音频输出本设计是模拟I2S音频数据，通过XILINX的spdif/AES3的IP输出音频，插上耳机可以听到嘀嘀嘀的声音I2S接口，其一个音频帧为64bit，包含左右2个声道，1个声道为32bit；传输格式为标准的I2S格式，如下图，I2S的左右声道中32bit中只有24bit有效，其中MSB(最高有效位)在前，且每个声道的第1个有效bit从第2个clk算起；另外可以看到LRCK和SDATA都是在SCLK的下降沿发生变化(数据中心对齐)，在接收端可以直接通过上升沿去采样。LRCK为左右声道（
2021-08-26 14:32:59
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原创 VIVADO debug 资源不够
[Place 30-640] Place Check : This design requires more RAMB36/FIFO cells than are available in the target device. This design requires 145 of such cell types but only 140 compatible sites are available in the target device. Please analyze your synthesis re
2021-08-02 12:04:17
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原创 关于FPGA中if else 补全和不补全的笔记
这是不补全esle的代码对应的RTL这是不补全esle的代码对应的RTL通过对比得知：因为少一个else，软件检测不到else后的输出是什么样的，所以自动添加了一个锁存器将该输出锁住相反，我们补全else后，因为我们对输出的状态标明了，所以RTL图中没有刚才的锁存器了如果我们在更复杂的逻辑中，用到大量的if else语句，那么就会多出很多不必要的锁存器所以我觉得写逻辑的时候，每一个if 都要对应一个else...
2021-07-08 15:11:31
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原创 用VIVADO中Ibert IP核检验高速Bank是否正常
FPGA上对应的高速BANK一般都是固定的 BANK111-118，下面就来说一下怎么使用VIVADO中IBERT核去检验高速BANK是否能正常工作如上图所示，在IP搜索中输入IBERT，速度，位宽 ，时钟根据你自己的需求进行选择。Quad PLL记得勾选。如上图所示，选择你要测试的BANK，速度。如上图所示，Source一栏中选中你要测试的BANK，然后ok，生成IP核，IP核生成后，右键点击IP核，Open IP Example Design，生成测试例程，综合，实现，生成.
2020-12-29 09:45:37
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空空如也
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