VIVADO debug 资源不够

最新推荐文章于 2024-04-08 20:23:25 发布
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分类专栏： Vivado ram
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[Place 30-640] Place Check : This design requires more RAMB36/FIFO cells than are available in the target device. This design requires 145 of such cell types but only 140 compatible sites are available in the target device. Please analyze your synthesis results and constraints to ensure the design is mapped to Xilinx primitives as expected. If so, please consider targeting a larger device.

减小采样深度，或者减少debug信号

debug ram占用是这样计算的

所有debug信号的总位宽 x 采样深度= 总bit数大小 ，再÷一个ram大小（36K bit）= 所占用的ram个数

所有debug信号的总位宽可以再set up debug 那里看到

刘小奔儿
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Xilinx FIFO Generator 需要注意BRAMs的资源消耗
我要变强Wow
12-29 8072
使用FIFO的时候需要注意**数据位宽，与数据深度，对占用的BRAM资源大小的影响**，要避免设计超出FPGA的BRAM资源。
place30-640:the design requires more BUFG cells than are available in the target
axiba233的博客
09-06 1165
作者将IP核封装成网表之后，工程实现的时候显示BUFG资源不够，但是，在未将IP核封装网表的时候资源是足够的。于是查看了在封装网表前后的资源报告发现，有一个IP核在不封装网表时，不需要BUFG资源，封装网表后，反而需要3个BUF资源，这导致整个工程的BUFG资源不够（我的工程本来资源就很紧张），于是我在该IP综合设置中，将BUFG的数值设置为0，这样工程在综合该IP核时，就不会使用3个BUFG。
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安装chipyard git clone https://github.com/ucb-bar/chipyard.git ./scripts/init-submodules-no-riscv-tools.sh ./scripts/build-toolchains.sh riscv-tools # for a normal risc-v toolchain source ./env.sh 安装Rocket-chip generator git clone https://github.com/ucb-ba
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接着上一篇https://blog.csdn.net/wd1603926823/article/details/82698385 上一篇末尾在Sdx中使用xfOpenCV出了一些问题。我是ubuntu16.04，Sdx2018.2。 一、zcu102上跑xfOpenCV/example/dilation例子成功 按照https://www.cnblogs.com/tsfh/p/9186388....
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在Vivado中，你可以使用in system debug工具进行调试。与ISE中的ChipScope相比，Vivado中的调试工具发生了很大的改变。在ISE中，调试工具被称为ChipScope，而在Vivado中被称为in system debug。 在Vivado中使用debug工具的步骤如下： 1. 首先，将debug_nets.ltx文件和bit文件一起移动到另一台电脑上，以便查看debug信号。 2. 打开Vivado并加载设计。 3. 打开synthesize Design。 4. 在打开的工程中，有两种方法标记debug信号： a. 使用Set as debug条件命令，可以将特定的信号标记为debug信号。 b. 使用Probe命令，在设计中添加探针以标记debug信号。 以上就是在Vivado中使用debug工具的简要介绍。

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