edf文件导出

1、把需要生成网表模块文件set as top 。

2、设置project setting如下，

    Options中将-flatten_hierarchy设为full，意思是模块综合后的层次结构全部为平级，只剩下顶层，这样产生的网表文件就不易被查看到层级关系了，可详见UG901的第11页，这里选择默认的rebuilt模式，网上推荐选择full导致导致生成的edf文件识别失败。

    More Options选项设置为-mode out_of_context，原因是因为Vivado在综合的时候会自动将顶层的IO口自动插入buffer，而现在需要生成网表的模块往往不是顶层，生成的文件是需要被其他模块例化的，所以不能含有IO buffer，设为-mode out_of_context即表示不插入IO buffers，具体可详见UG901的第26页

3、运行综合（F11）

4、Open Synthesized Design打开综合网表

5、生成网表文件相关文件

   生成网表文件前需要先Open Synthesized Design，

a、首先生成网表端口调用文件*.v，在Tcl Console中输入

write_verilog -mode port <design_name>.v

如果上面的命令失败会有提示，根据提示可以使用下面的命令

write_verilog -mode synth_stub <design_name>.v

我的2016.3版本输入的是

write_verilog -mode synth_stub D:/<design_name>.v

 

b、再生成网表edf文件，同样在Tcl Console中输入：

//模块不包含Xilinx的IP

write_edif <design_name>.edf

//模块包含Xilinx的IP

write_edif -security_mode all <design_name>.edf

//本次模块中没有使用Xilinx的IP

write_edif D:/<design_name>.edf

 

6、生成和使用edf模块注意事项。

因为调用edf的时候parameter参数都无法配置，顶层调用需要去掉这些宏定义，生成的时候注意配置parameter的配置需要配置好最终的使用需要。否则模块会工作异常。