VHDL程序结构

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下图所示为一个一般意义上的VHDL结构模式。其中实体和结构体是VHDL程序的必要部分，他们可以构成最基本的VHDL程序。通常，一个VHDL程序还包含库和程序包，比如最常用的IEEE库中的STD_LOGIC_1164程序包。一个实用的VHDL程序也可以由一个或多个实体构成，可以将一个实体作为完整的系统直接使用，也可以将其作为一个底层的配置，即元件来例化。配置(CONFIGURATION)常用于行为仿真，可以与对特定的结构体进行配置，选择控制。

实体(ENTITY)

实体语句结构

ENTITY eneity_name IS PORT (
​			......
​			);
END ENTITY entity_name;

以半加器为例

ENTITY h_adder IS PORT(
	a, b : IN STD_LOGIC;
	co, so : OUT STD_LOGIC
	);
END ENTITY h_adder;

结构体(ARCHITECTURE)

用于描述内部电路；一个ENTITY可以存在多个ARCHITECTURE；
结构体语句结构

ARCHITECTURE one of entiey_name IS
BEGIN