【Vivado使用】从0开始综合后生成门级网表

最新推荐文章于 2024-07-22 15:34:22 发布

麓山枫林晚

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分类专栏： EDA 日志文章标签： fpga开发 EDA Vivado

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本文详细介绍了Vivado工具中从创建工程到实现硬件设计的完整流程，包括源码视图、工艺流程视图的使用，以及RTL代码的编写、分析、综合和网表生成。通过实例展示了如何编写Verilog代码，进行RTL分析，综合生成门级电路原理图，并最终生成可烧录的bit流文件。此外，还提到了仿真过程中网表的导出及使用。

摘要由CSDN通过智能技术生成

1、创建工程

在这里插入图片描述

vivado界面介绍

在这里插入图片描述

源码视图，加号添加文件。Design Sources 为设计源文件， Constraints 约束文件，Simulation Sources 仿真文件

工艺流程视图。用的多的为图中红色 SIMULATION 仿真，可以做行为仿真和综合后仿真；RTL ANALYSIS RTL代码分析，转换成门电路原理图；SYNTHESIS 综合，将硬件描述语言转换成原理图；IMPLEMENTATION 实现，设计流程中的后端设计（布局布线）并生成可烧录的bit流文件。

2、编写RTL代码 Verilog

在这里插入图片描述

创建Verilog文件

编写Verilog代码

module yihuo(
    input  x1,
    input  x2,
    output f
    );
    assign f=(x1 & ~x2) | (~x1 & x2);
endmodule

3、RTL 分析

在这里插入图片描述
得到门级电路原理图

4、综合

在这里插入图片描述

综合后打开综合后的电路图

右上角选择debug模式即可看到原理图

5、生成网表

在这里插入图片描述

Settings 为full

在下方Tcl Console中输入指令

导出空壳引脚描述文件，输出文件名随意（路径注意是 / ）
write_verilog -mode synth_stub D:/Vivado/test/netlist/yihuo.v
需要用以调用仿真
write_verilog -mode funcsim D:/Vivado/test/netlist/yihuo2.v

导出综合后的网表文件。
   1、不含Xilinx IP
write_edif D:/Vivado/test/netlist/yihuo3.edf
   2、包含Xilinx IP
write_edif -security_mode all D:/Vivado/test/netlist/yihuo4.edf
这里由于没有引入IP核  yihuo3.edf和yihuo4.edf是一样的文件

在这里插入图片描述
生成文件展示