【Vivado使用】从0开始 综合后生成门级网表

1、创建工程

vivado界面介绍

源码视图，加号添加文件。Design Sources 为设计源文件， Constraints 约束文件，Simulation Sources 仿真文件

工艺流程视图。用的多的为图中红色 SIMULATION 仿真，可以做行为仿真和综合后仿真；RTL ANALYSIS RTL代码分析，转换成门电路原理图；SYNTHESIS 综合，将硬件描述语言转换成原理图；IMPLEMENTATION 实现，设计流程中的后端设计（布局布线）并生成可烧录的bit流文件。

2、编写RTL代码 Verilog

创建Verilog文件

编写Verilog代码

module yihuo(
    input  x1,
    input  x2,
    output f
    );
    assign f=(x1 & ~x2) | (~x1 & x2);
endmodule

3、RTL 分析

得到门级电路原理图

4、综合

综合后打开综合后的电路图

右上角选择debug模式即可看到原理图

5、生成网表

Settings 为full

在下方Tcl Console中输入指令

导出空壳引脚描述文件，输出文件名随意（路径注意是 / ）
write_verilog -mode synth_stub D:/Vivado/test/netlist/yihuo.v
需要用以调用仿真
write_verilog -mode funcsim D:/Vivado/test/netlist/yihuo2.v

导出综合后的网表文件。
   1、不含Xilinx IP
write_edif D:/Vivado/test/netlist/yihuo3.edf
   2、包含Xilinx IP
write_edif -security_mode all D:/Vivado/test/netlist/yihuo4.edf
这里由于没有引入IP核  yihuo3.edf和yihuo4.edf是一样的文件

生成文件展示

6、使用生成的网表仿真

新建项目，导入edf和.v文件只需要yihuo.v和yihuo3.edf

创建testbench并例化yihuo模块，同时将yihuo3.edf删除并改名为yihuo.edf后重新导入（之前的失误，文件得与module名字绑定）

RTL分析，可以看到之前的模块是能够被读取出来的，然后进行综合

OVER