【Verilog_13】: RTL ←→Verilog

最新推荐文章于 2023-12-20 11:13:04 发布

别叫我派大星

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分类专栏： FPGA 文章标签： verilog

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RTL ←→Verilog

module rtlxx	

(			//分频器，周期为div_param
	input clk,
	input reset_n,
	input a,
	input b,
	input c,
	output reg y,
	inout reg x
);

reg t,k;

	
	always @(posedge clk or negedge reset_n)
		if(!reset_n)
			y <= 0;
		else  begin
			t <= a ~^ k;
			k <= ~(k & b);
			y <= x | (t ^ k); 
			
		end
		
		always @*
			if(c) x = k;
			else x = 1'bz;
		
	endmodule

对应的rtl图为
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