根据RTL图编写Verilog程序

最新推荐文章于 2023-12-20 11:13:04 发布

傻童:CPU

最新推荐文章于 2023-12-20 11:13:04 发布

阅读量2.6k

点赞数 1

分类专栏： verilog FPGA FPGA基础文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_45159887/article/details/124079145

版权

FPGA 同时被 3 个专栏收录

146 篇文章 153 订阅 ¥9.90 ¥99.00

订阅专栏

超级会员免费看

verilog

88 篇文章 36 订阅 ¥19.90 ¥99.00

订阅专栏

超级会员免费看

FPGA基础

81 篇文章 11 订阅

订阅专栏

该博客主要介绍如何根据给定的RTL图，用Verilog HDL语言编写相应的代码，并提供testbench进行功能验证。

摘要由CSDN通过智能技术生成

根据RTL图编写Verilog程序

题目描述
根据以下RTL图，使用 Verilog HDL语言编写代码，实现相同的功能，并编写testbench验证功能。
在这里插入图片描述

`timescale 1ns/1ns

module RTL(
	input clk,
	input rst_n,
	input data_in,
	output reg data_out
	);
    
    reg data_in_reg;

    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_in_reg <= 1'b0;
            else 
                data_in_reg <= data_in;
        end
    
    wire data_in_ir;
    assign data_in_ir = data_in & (~data_in_reg);
    
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_out <= 1'b0;
            else
                data_out <= data_in_ir;
        end

endmodule