HDLBits Exams/review2015 fancytimer

 1、这个题思路其实很清楚，就下面四个。但是不懂为啥我那个counter那里改成posedge clk他就可以，改成组合逻辑他就不对。就好像是一直判断迭代太多次了好像。一个字玄学，可能是咱实力、资质还达不到理解它的程度。

 完整代码如下：

module top_module (
    input clk,
    input reset,      // Synchronous reset
    input data,
    output [3:0] count,
    output counting,
    output done,
    input ack );

    parameter A=0,B=1,C=2,D=3,E=4,E1=5,E2=6,E3=7,F=8,G=9;
    reg [3:0]state,next_state;
    reg[3:0]counter=0;
    reg [9:0]addcount=0;
    always@(*)begin
        case(state)
            A:next_state=data?B:A;
            B:next_state=data?C:A;
            C:next_state=data?C:D;
            D:next_state=data?E:A;
            E:begin next_state=E1;end
            E1:begin next_state=E2;end
            E2:begin next_state=E3;end
            E3:begin next_state=F;end
            F:next_state=(counter==0&&addcount==10'd999)?G:F;//计数器了
            G:next_state=ack?A:G;//等待应答了
            default:next_state=A;
        endcase
    end
       
    always@(posedge clk)begin
        if(reset)
            addcount<=0;
       else if(state==F)
            addcount<=addcount+1'b1;  
        if(addcount==10'd999)begin
            addcount<=0;
        end
    end
//如果不是posedge的话，不懂他为啥对也不懂他为啥错。
//好像有点明白了。就如果这些条件都不满足的话这个always还会进来吗，
//比如说在A状态的时候，这个always语句块是会一直执行还是怎么说呢？
    always@(posedge clk)begin
        case(state)
            E:counter={counter[2:0],data};
            E1:counter={counter[2:0],data};
            E2:counter={counter[2:0],data};
            E3:counter={counter[2:0],data};
        endcase
        if(addcount==10'd999)begin
            if(counter>0)
                    counter=counter-1'b1;     
        end
    end
    assign  count=counter; 
    assign  counting=state==F;
    assign   done=state==G;
    
    
    always@(posedge clk)begin//状态切换
        if(reset)
            state<=A;
        else
            state<=next_state;  
    end
    
endmodule