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FPGA开发学习私人笔记汇总
文章平均质量分 56
BinaryStarXin
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FIFO-IP核的调用-野火FPGA学习记录
almost_full:即将满信号,可以设定即将满阈值,比如下图设置FIFO IP核时可以设置即将满信号的阈值为200,当存储的个数大于200 时就会拉高此信号。almost_empty:即将空信号,可以设定即将空阈值,比如下图设置FIFO IP核时可以设置即将空信号的阈值为20,当存储的个数小于20 时就会拉高此信号。先出FIFO的仿真波形:它的读请求和读出的数据是同步对齐的!对FIFO读请求信号进行控制赋值:存满了才开始读,空了就不读。之前学过的ROM或RAM都是按照地址进行读写的。原创 2024-04-25 00:10:50 · 279 阅读 · 0 评论 -
XADC实例-基于XADC的FPGA内部温度采集显示
温度值是在00h的这个寄存器中寄存。我们只需要通过例化的XADC接口读取到00寄存器所存的数据即可获取温度信息。个十百千位分别占据4bit位宽。假设一个数是5555。原创 2024-04-18 18:40:41 · 567 阅读 · 0 评论 -
FPGA开发笔记-时序逻辑的开始寄存器【1.2】
D触发器的工作原理:在一个脉冲信号(一般为晶振产生的时钟脉冲)上升沿或下降沿的作用下,将信号从输入端D送到输出端O,如果时钟脉冲的边沿信号未出现,即使输入信号改变,输出信号仍然保持原值,且寄存器拥有复位清零功能,其复位又分为同步复位和异步复位。寄存器具有存储功能,一般是由D触发器构成,由时钟脉冲控制,每个D触发器(DFlipFlop,DFF)能够存储一位二进制码。使用按键KEY1控制LED6,按键未按下LED灯处于熄灭状态,按键按下LED亮起。采用时序逻辑可以避免组合逻辑中遇到的竞争冒险!原创 2024-03-24 23:28:57 · 285 阅读 · 0 评论 -
FPGA开发笔记-避免Latch的产生【1.1】
异步电路:异步电路主要是组合逻辑电路,用于产生FIFO或RAM的读写控制信号脉冲,但它同时也用在时序电路中,此时它没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号在电路处于稳定状态时才发生变化。//---------------------------------1、避免Latch的产生---------------------------------//总结:在以后开发中,对于组合逻辑代码中的变量,无论在任何条件下一定要要有一个已知的状态,这样才能避免Latch的产生!原创 2024-03-24 23:16:03 · 330 阅读 · 0 评论