- 博客(62)
- 收藏
- 关注
RSS订阅原创 Low power - creating library sets
复杂设计可能需要为std cells, memory devices, pads等，指定multiple library files。library sets包括cdB/UDN models，AOCV，SOCV libraries。库的具有顺序性，list中的第一个library作为master library，其他库的优先级都次于master lib。library sets 在设置好top module后可以创建。2.创建library sets。
2025-02-07 14:06:07
155
原创 筛选屏蔽线shieding nets 与被屏蔽的shielded nets
有时需要批量调整线宽，shielding nets和shielded nets如何区分？shielding nets 的status ： shield。shielded nets 的status ：fixed。2)筛选出被屏蔽的线。
2023-11-20 09:32:31
290
原创 调整线宽width 线长Length
old versioneditChangeWidth -width_vertical / -width_horizontalversion 2020 editResize -keep_center_line 1 -to $width -direction x/y -sided low/high
2023-11-13 10:49:37
357
原创 获取net所连接的PAD cell
get_object_name [get_cells -of_objects net_1 -leaf -filter “is_pad_cell == true”]
2023-11-13 09:32:57
84
原创 批量添加Via
该命令默认添加power vias，要想添加signal vias ，只需将其option -create_via_on_signal_pins 设为true;3) 该命令可以add vias | delete vias | modify vias ,使用其中某种功能只需将对应option 设为 true。editPowerVia -modify_vias true 修vias。editPowerVia -add_vias true 添加vias。4）可以对指定wires操作vias。
2023-11-09 14:22:30
354
原创 setViaGenMode
setViaGenMode用于设置vias的全局变量，包括使用addRing / addStripe命令连接rings 、stripes，editPowerVia、sroute、addSplitPowerVia以及手拉线使用的editAddRoute/editCommitRoute。
2023-11-09 14:14:34
344
原创 ECO buffer
设置全局变量 set_global timing_enable_simutaneous_setup_hold_mode true 同步setup/hold mode只能用于时序分析，不能用于physical application。关于成对添加inverter：默认情况下，指定inverter为master cell时 ，ecoAddRepeater会添加一对inverters，如果设定setEcoMode -LEQCheck false ，ecoAddRepeater只会添加一个inverter。
2023-11-06 10:29:42
607
原创 抓取design中pg pin
get_pg_pins -of_objects [get_cells A/out_reg] -filter "hierarchical_name =~ *VDD*"
2023-10-31 13:57:05
259
原创 抓取design中的pad cell
get_cells -hierarchical -filter "is_pad_cell == true && is_hierarchical == false"
2023-10-31 13:45:16
151
原创 画线wire的shape属性
在模拟模块的power线往往是手工线，数字部分的power grid 基本是STRIPE，二者在design中同属于special类型的线，为便于区分，手工power线不选用STRIPE的shape类型，这样在后期可以便于选中各自power进行操作。在做后端布线，往往需要分工合作，数据进行相互的传递使用，不同阶段的线汇总在一起，在进行某一阶段的线的编辑时，要便于区分，因此线的可挑选属性非常重要。
2023-10-25 09:21:34
405
原创 clock_property 时钟的常用属性
source_latency_early_fall_min 查询clock在min corner的下降沿early 时钟源插入延时。source_latency_early_rise_min 查询clock在min corner的上升沿early 时钟源插入延时。source_latency_early_fall_max 查询clock在max corner的下降沿early 时钟源插入延时。delay_min_rise 查询clock最小的上升沿delay。9.查询clock的时钟源插入延时。
2023-10-24 11:27:59
242
原创 cell_property 查询CELL的常用属性
命令：get_property [get_cells cell_name] property_option。false: cell是leaf cell或lib cell，查询cell是不是叶单元（门单元）查询cell的leaf-level的name。查询cell完整的层次化的name。查询是否是组合逻辑单元。8.查询cell的坐标。查询是否是pad单元。
2023-10-24 10:32:38
288
原创 get_pins get_cells get_nets 查询innovus中的pin/net/cell
report_property [get_pins -regxp ^.* string.*$] -property_list {选择查询的属性}get_pins | get_nets 只返回design中的signal属性的pins/nets，不会返回PG属性的pins/nets。1. 获取design中 所有名称为reset 或包含reset的pins/cells/nets。在db中查找含有特定字符串的cell/net/pin的name。列出innovus中所有obj的可选属性。
2023-10-23 16:50:27
2325
原创 获取net的所有hierarchy net
module内有许多模块，对于一个module的pin，对应的net与module内部模块的连接net属于层次内的关系。net为inst pin的，获取包含改inst的module 的对应net。
2023-10-23 16:19:02
167
原创 innovus—— 吐出routing数据
因为routing数据不会进行覆盖，design中读入routing def数据需要将当前design中相同的布线删除。在不同版本的design中做好的routing数据如何导出？提取routing def数据命令。
2023-10-21 17:46:20
677
原创 Floorplan——关于channel、模拟模块、PAD摆放
pin比较多的模块，根据出 pin的宽度、pin的数量、金属层最小间距、最小宽度、有无shielding、其他信号走线等预估inst出pin处的宽度。对于一些模拟模块，供电要求比较严格，需要计算走线的电阻，模拟模块尽量集中放置，一方面便于就近PAD，减少走线距离，从而可以采用较细的走线从而节省channel面积，提高pad走线布通率；模拟模块、memory、flash等根据供电要求摆放重要的PAD，如power、ground等，需要对应技术手册，以及各个模块的电源地走线是否可以share。
2023-10-19 20:19:03
351
原创 setEditMode
这样，在连接第一和第二导线段时，导线编辑具有最小的通孔。注意:当同时指定-snap_objects_to_track regular和-snap_to pin时，有关软件行为的描述，请参见-snap_to pin。当设置setEditMode -snap_to_pin时，工具使用原始的抓取行为，其中只有第一根拉伸线被抓取到引脚上，而不改变任何线的宽度和间距。注意:当指定了snap_objects_to_track特殊和snap_to_pin时，有关软件行为的描述，请参阅-snap_to_pin。
2023-10-08 10:06:24
553
原创 vim统计文本中自字符串出现的次数
6）n – Report the number of matches, and do not actually substitute. 这是核心功能，同时也说明为什么//之间可以添加任意字符。1）% - 指明操作区间，%表示全文本；可以使用1,$或者行区间代替。4）// - 替代文本，两个斜杠中间没有任何字符表示无替代文本。2）s – substitute，表示替换。3）pattern - 要查找的字符串。统计k行到l行出现pattern的次数。统计在当前编辑文本出现的次数。统计在文件中出现的行数。
2023-09-27 12:56:45
539
原创 static Rail and EM analysis（ 静态IR Drop/EM分析）
static分析用来验证电迁移，它确认设计在长时间工作中的平均影响，计算平均电压降，使用高去耦电容后用static分析来检查效果，去耦电容用于缓解大的电压降。根据用户设定的IR Drop范围值（一般在%2~5%）进行静态电压降分析，来快速确定静态电压降过大的位置，使用static 分析得到IR Drop的基线，再进行dynamic分析得到另外的IR Drop的瞬态值，在动态电压降大的位置加入去耦电容，动态电压降就会接近静态电压降了。全局电压降是在一部分区域发生的会影响其他区域。
2023-09-22 15:56:18
1629
原创 place_opt_design
指定该命令在incremental mode下，place_opt_design基于关键路径和congestion以增量模式改善现有的placement，该命令在新的placement完成后会更新netlist，在incremental模式下 的place_opt_design会修复DRV、WNS、TNS优化但不会进行扫描连重组（scan-reorder）。该icremental_timing mode的下，place_opt_design会执行incremental DRV 修复和 timing 优化。
2023-09-21 11:16:43
1167
原创 setAnalysisMode
当设置为false，timing optimization会使用path group进行时序优化，clock domain相关的命令都被禁用，path group相关的命令：group_path | reset_path_group | createBasicPathGroups | setPathGroupsOptions | reportPathGroupOptions，如果没有创建path groups，工具会使用basic group。决定是否将来自网表和约束文件的常量值应用在分析中。
2023-09-20 18:20:54
701
原创 timeDeisgn
prePlace选项下 -reportOnly 无效，-reportOnly选项下，-idealClock选项无效，-reportOnly选项下，-signoff是有效的，signoff timing analysis一般会使用外部的external SPEF文件。当设计是MMMC模式，按照view的类别产生时序报告，如view1,view2,view3，会对应生成mydir/view1，mydir/view2，mydir/view3的时序报告。指定时序报告文件的前缀。
2023-09-20 14:29:37
477
原创 Preplace optimization
GigaPlace调用preCTS optimization在placement和congestion间做交叉动作，placement过程关注timing和关键区域的congestion，可以获得更好的时序和congestion结果，默认情况下，preCTS timing optimization从第一阶段开始，其中调用以下转换:网表简化，高扇出net buffering，multidriver buffering，high level DRV 修复和global optimization。
2023-09-20 10:56:04
175
原创 FlexModel
使用FlexModel提取，netlist可以减少到原来的20倍，使所有Innovus应用程序的运行速度提高了20倍，同时仍然能够实现相当准确的时间、区域和拥塞分析。基于FlexModel的摆放定义partitions，有选择性的在partition fences里调整macro的布局，在partition的边界内手动调整FlexModel区域的大小和位置，生成partition fences。除此之外，该流程几乎与正常的分层流程相同。超大规模的设计带来的问题是需要超大的运行空间和很长的运行时间。
2023-09-19 15:32:24
333
原创 Floorplaning and Initial Placement
在opt和CTS之前，在blocks周围用block halos,placement obstructions 或fences，在placement后删除halos和obstructions，可以为opt，CTS，DRV，或SI修复提供放置buffer的空间。评估不同类型的floorplan，将macro放置外围，island，或者外围加岛，为了实现较好的CTS、optimization和DFT结果，macro的深度在1~2层。3）检查I/O的放置和区分I/Oanchors和相关的逻辑。
2023-09-18 18:01:40
453
原创 管理EDA工具的LOG文件
如果直接启动innovus &所有的LOG文件会排列在当前目录中，每启动一次innovus都会产生新的log文件，显得非常混乱，在启动时指定LOG存放目录，并设置log前缀，如route.log，可以便于查找和管理。先创建一个LOG文件夹，然后执行命令：innovus -log LOG/route &其他的EDA工具启动同理，如voltus -log LOG/dynamic &-log <dir/prex> 指定log的存放目录/前缀。生成的route.log会被存放在LOG中。
2023-09-15 16:26:53
560
原创 Vectorless dynamic动态功耗分析——Voltus
power 计算工具会根据设计信息和用户提供的activity和switching约束来生成虚拟的worst-case的power vector，难点在于哪些instances视为switching，在没有仿真的前提下如何确定开关的时间，使用timing文件（TWF）
2023-09-15 13:48:15
1805
原创 PDN(Power Delivery Network)
电源/地平台同时有多种用途:易于连接组件的电源和地，是PDN的一个“天然”的去耦电容，用于改善PDN返回电流路径，不同信号层之间的屏蔽保护减少串扰，遏制内部EM，减少EM辐射,有谐振。电压值由5V降至1.2V，电流平均值从1A增长至120A功耗由5W增至144W，目标阻抗值降至毫欧。时域:电容存储靠近IC的电荷，这些电荷可以成为快速开关所需的电流。频域:在谐振频率之外，电容将PDN“左侧”的部分去耦，即IC只能看到电容的阻抗。在工作频率内电压波动要在合理范围内，供电网络的阻抗绝对值要在目标阻抗内。
2023-09-14 18:38:36
3988
原创 Power Integrity（PI） 电源完整性
有一些耦合影响PI：片上（on-chip）、封装（package）、板级（on the circuit board）、系统（in the system）。
2023-09-14 16:30:25
514
原创 static power analysis —— Voltus
选择clock network / cell type / power domain / PG Net / 最差的报告数量。> 选择GUI界面 Power & Rail - Textual Reports-Power Analysis。> 选择GUI界面 Power & Rail - Set Power Analysis Mode.> 选择GUI界面 Power & Rail - Run Power Analysis。> 选择GUI界面 Power & Rail - Power Rail Plots。
2023-09-13 16:46:40
493
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人