clock_property 时钟的常用属性

最新推荐文章于 2024-09-14 11:27:41 发布
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分类专栏： 数字后端-Innovus Timing 文章标签： 1024程序员节 后端
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get_property [get_clocks]  property_option

1. period 

get_property [get_clocks]  period

查询所有clock 的周期，如果存在loops会生成CTE_loops.rpt

2.clock_network_pins

查询clock所有的pins

3.generated_clocks_extended

查询clock分频产生的generated clock

4.查询clock的delay

delay_max_fall  查询clock最大 的下降沿delay

delay_min_fall  查询clock最小的下降沿delay

delay_max_rise  查询clock最大的上升沿delay

delay_min_rise  查询clock最小的上升沿delay

5.查询clock的转换时间transition

ideal_transition_max_fall

ideal_transition_min_fall

ideal_transition_max_rise

ideal_transition_min_rise

6.查询clock latency

latency_rise_max

latency_rise_min

latency_fall_max

latency_fall_min

7.查询clock的source pins 或ports

sources

8.查询clock的波形waveform

waveform

9.查询clock的时钟源插入延时

source_latency_early_fall_max 查询clock在max corner的下降沿early 时钟源插入延时

source_latency_early_fall_min  查询clock在min corner的下降沿early 时钟源插入延时

source_latency_early_rise_max 查询clock在max corner的上升沿early 时钟源插入延时

source_latency_early_rise_min  查询clock在min corner的上升沿early 时钟源插入延时

source_latency_late_fall_max 查询clock在max corner的下降沿late 时钟源插入延时

source_latency_late_fall_min 查询clock在min corner的下降沿late 时钟源插入延时

source_latency_late_rise_max 查询clock在max corner的上升沿late时钟源插入延时

source_latency_late_rise_min 查询clock在min corner的上升沿late 时钟源插入延时

10. 查询clock在当前view是否激活

is_active

11.查询clock是否是生成时钟

is_generated

12.查询时钟是否是传播模式

is_propageted_clock

而。
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了解Threejs中的Clock对象以及简单应用
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什么是Clock对象 如果你对 JavaScript 有一定了解，那么 JavaScript 的时间对象 Date 你一定不陌生，Clock 本质上就是对 Date 进行封装，提供了一些方法和属性 当你通过 Threejs 编写一些和时间相关程序时候，不用在对 Date 进行封装，直接调用 Clock 对象的方法和属性即可 Clock对象的主要属性和方法 属性.autoStart，Boolean，默认值是true，如果设置为true，则在第一次update 时开启时钟 Clock 属性.startTime
【DC】DC工具 report_timing 命令的一些选项
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06-07 5324
如果指定了时钟对象，则此选项选择由指定时钟控制的端点，但仅选择由时钟源处的时钟上升沿捕获的路径，同时考虑沿时钟路径的任何逻辑反转。这一组选项和第一组选项的内容一样，只是第一组选项选定的是 endpoint ，这里选定的是 stratpoint。指定每个 endpoint 要报告的最大路径数。默认值为1，它只报告在给定端点结束的单个最差路径。指定默认情况下每个 path group 要报告的路径数，或者如果。选项，且设计没有时序限制，默认情况下会报告到输出端口的最长路径。选项指定的组内具有最差松弛的路径。
【FPGA约束】介绍set_property CLOCK_DEDICATED_ROUTE BACKBONE
sqqwm的专栏
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【xilinx】解决 I/O 时钟布局器错误：CLOCK_DEDICATED_ROUTE 异常示例
sqqwm的专栏
08-26 1437
解决 I/O 时钟布局器错误：CLOCK_DEDICATED_ROUTE 异常示例
vivado CLOCK_DEDICATED_ROUTE
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vivado CLOCK_DELAY_GROUP、CLOCK_LOW_FANOUT
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vivado CLOCK_DELAY_GROUP、CLOCK_LOW_FANOUT
vivado进行综合时，为什么有的时钟需要设置set_property CLOCK_DEDICATED_ROUTE BACKBONE，有的不需要，为什么？使用它的目的是什么？
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在Vivado进行综合时，有的时钟需要设置，而有的不需要，这主要取决于时钟信号的特性和设计需求。
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set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets sys_clk]
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03-02 1万+
在移植AX7035的ddr3读写到XME0712（相同芯片）板上时遇到 报错： （有提示约束方法） [Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file
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