RISC-V Debug学习笔记（一）JTAG调试模块的Verilog实现

最新推荐文章于 2024-09-26 16:08:38 发布

雪天鱼

最新推荐文章于 2024-09-26 16:08:38 发布

阅读量7.8k

点赞数 10

分类专栏： JTAG 调试 & RISC-V调试文章标签： risc-v fpga开发 jtag

本文链接：https://blog.csdn.net/qq_44447544/article/details/121968995

版权

JTAG 调试 & RISC-V调试专栏收录该内容

15 篇文章 54 订阅

订阅专栏

文章目录

一、jtag_top.v
二、jtag_driver.v

注：转载请注明出处
参考RISC-V External Debug Support Version 0.14.0-DRAFT。
记录下学习过程，个人水平有限，可能理解有误，后续若发现错误之处，会及时更新。

Version	Date
1.0	2021.12.16

在此之前，我学习了JTAG标准，现在需要通过实践去加深理解。故这篇笔记用来介绍RISC-V SoC中调试模块的实现。以Gitee上 tinyriscv 项目中的调试模块为参考深入学习。

调试模块目录下有四个Verilog代码文件，如图1所示：
在这里插入图片描述

图1 调试模块目录

首先介绍下RISC-V的调试系统，如图2所示：
在这里插入图片描述

图2 RISC-V调试系统概述

可以看到主要分为3个部分

Debug Host：调试主机，可理解为PC；
Debug Transpost Hardware：可理解为JLink或者CMSIS-DAP这种的调试工具；
RISC-V Platform ：RISC-V 系统，包含调试组件和处理器核。
在调试组件包括DM、DMI、DTM，这也是代码所要实现的模块，与调试工具直接交互的是DTM模块，DTM模块通过DMI接口与DM模块交互，DM根据调试指令去控制处理器核进行对应操作。

下面分别讲解调试模块的各部分：

一、jtag_top.v

调试模块的顶层模块为 jtag_top,编译后的RTL原理图如图3所示：
在这里插入图片描述

图3 jtag_top原理图

可以看到顶层模块例化了一个jtag_driver和jtag_dm。

二、jtag_driver.v

模块编译后的原理图如图4所示：
在这里插入图片描述

(a)模块封装图

在这里插入图片描述

(b)模块内部原理图图4 jtag_drive 模块原理图

可以看到此模块的输入输出信号有jtag接口信号TCK、TMS、TDI，rst_n ，TDO；此外还有DTM与DM通信的请求和应答信号。故个人目前理解是，此信号实现了DTM（其中包括了TAP控制器）和DMI。可通过JTAG接口来对DTM的寄存器进行读写操作，DTM 按照JTAG标准可理解为测试逻辑架构，其内有TDR、IR和TAP控制器。
接下来对Verilog实现代码进行分析：
在这里插入图片描述

图5 jtag_drive.v中所有的always块

在这里插入图片描述

图6 always块-state swith

state swith：根据TCK和TMS信号，进行TAP控制器状态转移。（具体转移规则可查看我JTAG标准对应部分的学习笔记。）

在这里插入图片描述

图7 always块-TAP reset

TAP reset：当TAP控制器当前状态为 test-logic-reset时，IR置为IDCODE寄存器的地址即5’b00001；为Update-IR状态时，将移位寄存器链（shift_reg）的低5位赋值给IR，这也符合了JTAG标准，即IR寄存器只有在此两个状态时才会发生改变或者说更新。

在这里插入图片描述