Verilog多位乘法器设计（少于50行）

最新推荐文章于 2023-09-23 15:10:25 发布

你sa

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文章标签： fpga verilog

本文链接：https://blog.csdn.net/qq_44812051/article/details/114294322

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本文记录了作者使用Verilog设计60位乘法器的过程，旨在节省FPGA资源。代码实现仅需50行，通过仿真验证了正确性。乘法原理基于二进制乘法规则，逐位相乘并累加。文章提出未来可能优化的方向，如减少执行次数。

摘要由CSDN通过智能技术生成

还有半年就找工作了，害怕。。。研究生期间水了一年半，是时候该记录一下自己创造/学到的东西了。本人菜鸡，如有问题，欢迎大佬们不吝赐教，在此先谢过了。

因为测频算法中要用到很多乘除法，无论是直接用IP核还是乘除符号，都会占用相当大的资源，故决定用时间换资源，直接用自己写的乘除算法进行计算。

60位乘法器代码

因为我的结果不会超过80的位宽，为了节省资源，这里只取了80位，正常因该是60+60=120

module multi(dataa,datab,result,CLK);
input [59:0]dataa;
input [59:0]datab;
input CLK;
output [79:0]result;

reg [59:0]a = 60'b0;
reg [59:0]b = 60'b0;
reg [6:0]i = 1'b0;
reg [119:0]resul = 120'b0;
reg [119:0]result_tmp = 120'b0;

always@(posedge CLK)
begin
	case(i)
		0:
		begin
			a <= dataa;
			b <= datab;
			resul <= 119'b0;
			i <= i + 1'b1;
		end
		1,2,3,4,5,6,7,8,9,10,
		11,12,13,14,15,16,17,18,19,20,
		21,22,23,24,25,26,27,28,29,30,
		31,32,33,34,35,36,37,38,39,40,
		41,42,43,44,45,46,47,48,49,50,
		51,52,53,54,55,56,57,58,59,60:
		begin
			if( b[i-1