new_coder vl_47题同步fifo设计刷题体会心得

1.1描述

根据题目提供的双口RAM代码和接口描述，实现同步FIFO，要求FIFO位宽和深度参数化可配置。

电路的接口如下图所示。

端口说明如下表。

双口RAM端口说明：

端口名	I/O	描述
wclk	input	写数据时钟
wenc	input	写使能
waddr	input	写地址
wdata	input	输入数据
rclk	input	读数据时钟
renc	input	读使能
raddr	input	读地址
rdata	output	输出数据

同步FIFO端口说明：

端口名	I/O	描述
clk	input	时钟
rst_n	input	异步复位
winc	input	写使能
rinc	input	读使能
wdata	input	写数据
wfull	output	写满信号
rempty	output	读空信号
rdata	output	读数据

双口RAM代码如下，可在答案中添加并例化此代码。

module dual_port_RAM #(parameter DEPTH = 16,
   parameter WIDTH = 8)(
 input wclk
,input wenc
,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
,input [WIDTH-1:0] wdata      //数据写入
,input rclk
,input renc
,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
,output reg [WIDTH-1:0] rdata //数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
if(wenc)
RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
if(renc)
rdata <= RAM_MEM[raddr];
end 

endmodule  

输入描述：

    input                     clk        , 
    input                     rst_n    ,
    input                     winc    ,
    input                      rinc    ,
    input         [WIDTH-1:0]    wdata    

输出描述：

    output reg                wfull    ,
    output reg                rempty    ,
    output wire [WIDTH-1:0]    rdata

 2 方法一：计数器计数法

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output 		reg		wfull	,
	output 		reg		rempty	,
	output wire [WIDTH-1:0]	rdata
);

//reg define 
reg  [$clog2(DEPTH) - 1: 0 ] waddr ,raddr ;
reg  [$clog2(DEPTH) : 0 ]  cnt ;
//写操作 ，更新写地址
always @ (posedge clk or negedge rst_n) begin 
	 if (!rst_n)  begin 
		waddr <=  0 ;
	 end
     else  
		 if(!wfull&&winc) begin 
		waddr <= waddr + 1 ;
	 end
	 else begin 
		waddr <= waddr ;
	 end
end

//读操作，更新读地址
always @ (posedge clk or negedge rst_n) begin 
	 if (!rst_n) begin 
		raddr <= 0 ;
	 end
	 else 
	     if (!rempty && rinc) begin
		raddr <= raddr + 1 ;
		end
	 else begin 
		 raddr <= raddr ;
	 end
end 

//更新计数器
always @(posedge clk or negedge rst_n) begin
	if (!rst_n) begin 
		cnt <= 0 ;
	end
    else 
	    case ({winc,rinc}) 
    2'b00 : cnt <= cnt ; //不读不写
	2'b01 :  if(!rempty) begin//没有读空
	        cnt <= cnt - 1'b1 ;  
			 end        //只读不写
	2'b10 :  if (!wfull)
	        cnt <= cnt + 1'b1 ;  //只是写不读
    2'b11 : cnt <= cnt ; //又读又写 
    default: ;  
	     endcase
	end
//根据不同的计数器的值，设计判断空状态和满状态
always @ (posedge clk or negedge rst_n) begin
	if (!rst_n) begin 
		wfull <= 1'b0 ;
		rempty <= 1'b0  ;
	end
else begin 

   wfull <= (cnt == DEPTH) ? 1'b1 : 1'b0 ;
  rempty <= (cnt == 0 ) ? 1'b1 : 1'b0 ;
end
end

  dual_port_RAM #(
        .DEPTH(DEPTH       ),
        .WIDTH(WIDTH       )
    )
    myRAM(
        .wclk (clk         ),
        .wenc (winc&~wfull ),
        .waddr(waddr       ),
        .wdata(wdata       ),
        .rclk (clk         ),
        .renc (rinc&~rempty),
        .raddr(raddr       ),
        .rdata(rdata       )
    );
endmodule

		
	
	 
	  

计数器法原理，通过合成写使能和读使能操作，判断fifo是否满状态还是空状态，来进行写或者读操作，同时通过计数器的数值来确定fifo是否是空状态，还是满状态。

2.2指针法写法

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);
    wire                    wenc;
    reg [$clog2(DEPTH) : 0] waddr;
    reg [$clog2(DEPTH) : 0] raddr;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            wfull <= 'd0;
            rempty <= 'd0;
        end
        else begin
            wfull <= waddr == raddr + DEPTH;
            rempty <= waddr == raddr;
        end
    end
    
    assign wenc = winc && !wfull;
    assign renc = rinc && !rempty;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) 
            waddr <= 'd0;
        else if (wenc)
            waddr <= waddr + 'd1;
    end
    
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) 
            raddr <= 'd0;
        else if (renc)
            raddr <= raddr + 'd1;
    end
    
    
    dual_port_RAM #(.DEPTH (DEPTH),
                    .WIDTH (WIDTH))
    dual_port_RAM (
        .wclk  (clk  ),
        .wenc  (wenc ),
        .waddr (waddr),
        .wdata (wdata),
        .rclk  (clk  ),
        .renc  (renc ),
        .raddr (raddr),
        .rdata (rdata)
    );

endmodule

指针写法思想：如果所有位都是一样的说明读指针和写指针都指向同一个地址，也可以说是读指针追到了写指针，说明此时fifo已经空了，如果地址的最高位不一样，其他位相同，或者写指针领先读指针的一个depth（深度），说明此时FIFO此时的状态是满的。