FIFO求和实验

已于 2022-06-27 13:26:39 修改
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分类专栏： 野火学习笔记 文章标签： fpga开发
于 2022-06-17 16:42:01 首次发布
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本文链接：https://blog.csdn.net/qq_44933149/article/details/125328335
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本文介绍了如何使用FIFO进行串行数据流的行计算，特别是3行数据相加的情况。通过2个FIFO实现数据缓存，逐行读取并求和，循环进行直到所有数据处理完毕。实验中，FPGA接收PC机发送的求和数据，计算后通过串口返回结果。
摘要由CSDN通过智能技术生成

1、fifo求和原理

        FIFO 是存储器的一种，满足先进先出原则，前面对它已经有了详细介绍，大家可以翻阅深入学习FIFO_今天不学习明天被卷️的博客-CSDN博客

        利用fifo进行串行数据流的行计算。

        要实现 FIFO  求和， FIFO IP 核必不可少，需要用它用来做求和数据缓存。

        这里我们以3行数据相加的情况举例：3行数据相加，需要用到2个FIFO。这里给出规律，如果需要一次计算X行数据的和，则需要用到X-1个FIFO

        当数据开始输入时，将数据的第 0 行数据存储到 fifo1 中，将第 1 行数据存储到 fifo2 中，当数据的第 2 行的第 0 个数据输入的同时，读取写入 fifo1 中的的第 0 个数据和写入 fifo2 中的第 0 个数据，将三个数据求和，求和结果实时输出，在完成求和的同时，将读取的 fifo2 中的第 0 个数据写入 fifo1 中，fifo1 读出的数据弃之不用，将输入的第 2 行的数据写入 fifo2 中，当第 2 行的最后一个数据输入，完成前三行的最后一个求和运算后，第 0 行的数据已读取完成，第 1 行的数据重新写入 fifo1 ，第 2 行的数据写入 fifo2 ，当第 3 行数据开始传入时，开始进行第 1 行、第 2 行和第 3 行的数据求和运算，如此循环，直到最后一个数据输入，完成求和运算。

2、fifo实验

        系统上电后，使用 PC 机通过串口助手发送待求和数据给 FPGA，FPGA 通过串口接收模块接收待求和数据，数据拼接完成后传入数据求和模块，经过求和运算后的数据结果通过串口数据发送模块回传给 PC 机，使用串口助手查看求和结果。 

整体框图：

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FIFO sum 原理 利用fifo进行串行数据流的行计算。 首先需要注意的是数据是从一根数据线上传输过来的。 这里我们以3行数据相加的情况举例； 3行数据相加，需要用到2个FIFO；这里给出规律，如果需要一次计算X行数据的和，则需要用到X-1个FIFO 首先将前X-1行的数据进行FIFO保存，之后第X行数据的每一次输入，都进行一次当前对应数字的求和，比如前两行数据为： 1 2 3 4 2 3 4 5 第三行的完整数据为： 3 4 5 6 那么 ①当第三行中的数据传入到3时，将第1、 2行的对应位置的数字
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要实现 FIFO求和，FIFO IP 核必不可少，需要用它用来做求和数据缓存。FIFO 是存储器的一种，满足先进先出原则，前面对它已经有了详细介绍，大家可自行翻阅我前面的博客。 要完成 3 行数据的 FIFO求和，需要调用 2 个 FIFO IP 核，当数据开始输入时，将数据的第 0 行数据存储到 fifo1 中，将第 1 行数据存储到 fifo2 中，当数据的第 2 行的第 0 个数据输入的同时，读取写入 fifo1 中的的第 0 个数据和写入 fifo2 中的第 ...
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