题型
(1)20道选择题
(2)8道大题
具体题目
选择范围很广,电路和verilog一些基础都考了
大题题目
(1)跨时钟域处理
(2)FPGA芯片内部存储资源
(3)同步复位和异步复位的优缺点
(4)深度FIFO计算
(5)串并转换
(6)CMOS和TTL能否直接相连
(7)三分频电路
(8)设计电源模块
这里面大部分都是简答和基础题,难度最大的就是电源设计这一道题,简答题,这里不做总结,我们讲一下FIFO深度计算和串并转换这两题。
FIFO深度计算
题目:100个写时钟周期可以写入80个数据,10个读时钟可以读出8个数据,计算FIFO深度
解析: 写时钟频率 w_clk,
读时钟频率 r_clk,
写时钟周期里,每B个时钟周期会有A个数据写入FIFO
读时钟周期里,每Y个时钟周期会有X个数据读出FIFO
则,FIFO的最小深度是?
计算公式如下:
fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk
所以带入:
fifo_depth = 160-160X(80%)=160-128= 32
串转并
题目:8位串行转为并行
解析:数据从串行到并行,数据排列顺序是高位在前,可以用以下的编码方式实现:
prl_temp <= {prl_temp , srl_in};
其中,prl_temp是并行输出缓存寄存器,srl_in是串行输入数据。
答案: