ZYNQ SDK设计--工程创建

伊丽莎白鹅

已于 2023-09-25 14:07:04 修改

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分类专栏： ZYNQ学习笔记文章标签： fpga开发

于 2023-09-16 14:18:28 首次发布

本文链接：https://blog.csdn.net/qq_45389511/article/details/127150019

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简要设计流程

Vivado端创建工程 --> 设置PS配置，设计PL代码 --> 生成硬件信息 --> 打开SDK基于硬件信息创建工程 --> 下载程序

虽然ZYNQ的ARM是硬核，但是也需要我们建立工程并添加IP模块，这里的工程建立参考《ALINX–PS开发手册》。
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MIO：多功能IO接口，属于Zynq的PS部分，在芯片外部有54个引脚。这些引脚可以用在GPIO、SPI、UART、TIMER、Ethernet、USB等功能上，每个引脚都同时具有多种功能，故叫多功能。虽然可以复用但是连接的IO也是确定的，不能随意指定。
EMIO：扩展MIO，依然属于Zynq的PS部分，只是连接到了PL上，再从PL的引脚连到芯片外面实现数据输入输出。

如果想了解引脚为什么这么连，为什么选择某几个引脚就能连接某个外设，请找PS部分的原理图PCB看一下，电路连接已经确定好了。
例如：UART1这下面有很多种IO的选择，但是具体选择哪一组IO是设根据ZYNQ的PS硬件连接进行选择的。
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在block design 中通过连线的方式进行设计(如下图所示)
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在生成HDL顶层文件后可以在其中例化需要的PL设计(这种方法也是PL程序固化所需要的)
红色位置进行代码添加，这个部分会在之后的仅PL程序固化的文章中进行介绍

Vivado将ARM当作了一个普通IP核来使用，将IP核生成对应整个工程的HDL文件
右键“Generate Output Products”，此步骤会生成 block 的输出文件，包括IP，例化模板，RTL 源文件，XDC 约束，第三方综合源文件等等。供后续操作使用。生成文件后，可以看到在IP Sources中的xdc硬件约束文件中已经将PS的引脚设置好了，所以我们不用像设计PL一样自己定义xdc文件去配置引脚。
Vivado输出硬件信息给软件工具
如果没有PL的部分可以直接导出硬件信息即可，如果含义PL部分需要先生成比特流然后导出信息选择包含比特流
第一种: 生成软件工具可以使用的硬件配置信息。
第二种: 生成软件工具可以使用的包括PS的硬件信息和PL生成的比特流的硬件配置文件。