DDR3 SDRAM IP 的写时序

转自：微信公众号：OpenSLee FPGA开源工作室

1 背景

这篇文章主要介绍了DDR3IP核的写实现。

2写命令和数据总线介绍

DDR3 SDRAM控制器IP核主要预留了两组总线，一组可以直接绑定到DDR3 SDRAM芯片端口，一组是留给用户端使用的，框图如图1所示。

如图1 所示的中间部分为我们调取的IP 核，user FPGA Logic 为用户端逻辑，DDR2/DDR3 SDRAM 为存储芯片。其中IP 核与存储芯片之间的总线大部分以ddr 作为开头，这部分总线我们只需要在top 模板设为端口即可，无需我们控制。用户端与IP 核之间的总线大部分以app 作为开头，并且从用户端输出到IP 核的信号线需要我们产生。

在了解了大概的框架之后，下面我们首先通过以app 为开头的总线实现对IP写控制操作。为了更好的了解相关的参数，我们可以登录Xilinx 官网下载UG586手册，具体的下载地址如下所示：https://www.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_1/ug586_7Series_MIS.pdf

通过手册我们可以了解到，为了实现写，我们需要控制app 端的命令总线和数据总线，下面先对app 端命令总线作解释，此处的input 和output 均现对于IP核而言。

在了解到命令端每一个信号的作用后，我们可以给出下图2 所示的波形，其中①、②、④处的指令均不会被IP 核接收，只有③处的指令才会被IP 接收。

app 端写数据总线中的每一根信号作用如下表所示，此处的input 和output 均现对于IP 核而言。

根据上表所描述，我们可以对app 端写时序所用到的每一根信号有一点的了解，下面给出写时序的波形。图3 中所示的①、②、④处的数据均不会被写入到IP 中，只有③处的数据才会被IP 接收。

我们对app_wdf_end 这个信号做最进一步的讲解，该信号表示的是当前突发写的最后一个数据。在A7 DDR3 控制器IP 核中，只存在突发长度为8 这种形式，因此每一次的突发均为16bit x 8 = 128bit，并且在我们调取该IP 核时，会发现DDR3 的物理层端与用户端存在两种速率关系，即4:1 和2:1。当选取速率比例为4:1 时app_wdf_data 为128bit，此时每一个发送的有效app_wdf_data 数据均为当前8 突发的第一个数据，同时也是最后一个数据，因此此时app_wdf_end 信号 与app_wdf_wren 信号同步；当选取速率比例为2:1 时app_wdf_data 为64bit，此时每一个发送的有效app_wdf_data 数据均为当前突发的4 个数据，因此此时app_wdf_end 信号与app_wdf_wren 信号如下图②所示。

3写命令和写数据间关系讲解

  根据Xilinx UG586 手册我们可知，写命令和写数据直接存在三种逻辑关系，具体示例如图5 所示。图中①状态指的是命令和数据同时发送到IP 核，②状态指的是数据提前于命令发送到IP 核，③状态指的是命令提前于数据发送到IP 核。第①、②种情况均可稳定传输，但是第③种情况需要一个前提条件，即命令提前数据的时间不能超过两个用户端的时钟周期。因此，为了更稳定的发送数据，建议采取第①、②种发送模式，在本讲中，我们采取第②种发送方式。