Quartus基本IP核调用及仿真

已于 2024-12-19 19:11:16 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2022-05-24 23:05:51 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_45659777/article/details/124955399
版权
本文详细介绍了在Quartus中如何调用和仿真FPGA的重要组件：PLL、RAM和FIFO。通过实例演示了PLL的时钟倍频、分频和相位偏移配置，以及RAM的单时钟和双时钟操作，最后讲解了FIFO的读写共用时钟和跨时钟域操作。内容包括IP核的选择、配置、实例化和仿真流程。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

文章目录

    • 一.PLL
      • PLL介绍
      • PLL的IP核调用
      • PLL仿真
    • 二.RAM
      • RAM介绍
      • RAM的IP核调用（单时钟）
      • RAM仿真（单时钟）
      • RAM的IP核调用（双时钟）
      • RAM仿真（双时钟）
    • 三.FIFO
      • FIFO介绍
      • FIFO的IP核调用（读写共用时钟）
      • FIFO仿真（读写共用时钟）
      • FIFO的IP核调用（读50MHZ时钟，写时钟100MHZ时钟）
      • FIFO仿真（读50MHZ时钟，写时钟100MHZ时钟）

一.PLL

PLL介绍

PLL全称Phase Locked Loop，也就是锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。PLL一般由模拟电路所实现。
在这里插入图片描述
PLL是FPGA重要的资源，不同FPGA的PLL 是不一样。以我们开发板的Cyclone IV为例，它有两个PLL，每个PLL可以提供5路输出。
PLL 的时钟输入可以是PLL 所在的 Bank 的时钟输入管脚或者其他 PLL 的输出，FPGA 内部产生的信号不能驱动PLL。Cyclone IV PLL 产生的时钟可以为单端时钟信号或差分时钟信号, 可以通过GCLK 网络直接驱动 FPGA 外部的 IO 口。

PLL的IP核调用

打开Quartus软件，新建一个项目后（命名为test_IP），在界面的最右侧，可以看见一个IP Catalog的栏目，在这里有很多的IP核可以供我们选择使用在这里插入图片描述
我们在这里需要选择PLL
在这里插入图片描述
资源比较多，可以在搜索栏搜索，双击选择ALTPLL后出现如下弹窗
在这里插入图片描述
点击…选择文件保存路径，这里使用我们创建工程文件夹里面的ip文件夹，将文件命名为pll.v，点击OK
在这里插入图片描述
我使用的是Cyclone IV系列的EP4CE6F17C8，只有一个50MHZ的晶振，时钟频率选择50MHZ就可以了，选择正常模式就可以了
在这里插入图片描述
选择创建一个’areset’输入异步重置锁相环
在这里插入图片描述
这一步默认就好了
在这里插入图片描述
Next
在这里插入图片描述
Next
在这里插入图片描述
原时钟频率为50MHZ，这里选择100MHZ，相当于把时钟倍频，占空比50%

在这里插入图片描述
第二个时钟，25MHZ，选择分频，且相位偏移90°，占空比50%
在这里插入图片描述
第三个时钟，5MHZ，占空比为25%
在这里插入图片描述
第四个时钟，先分频再倍频，75MHZ，占空比50%
这里只使用了4个时钟，第五个时钟不勾选
在这里插入图片描述
Next
在这里插入图片描述
选择生成pll_inst.v和pll_bb.v文件，点击Finish
现在PLL的相关资源已经添加到项目中了，在Quartus软件左侧选择IP Components就可以看见我们添加的pll了（其他IP核在后面介绍）
在这里插入图片描述

PLL仿真

我们可以自己编写例化
例如我们编写test_IP.v文件例化PLL模块

module test_IP(
    input           clk     ,//时钟信号
    input           rst_n   ,//上电复位低有效
    output          c0      ,
    output          c1      ,
    output          c2      ,
    output          c3      ,
    output          locked  ,
);
// //PLL
    pll	pll_inst (
    	.areset ( ~rst_n ),//IP复位高有效
    	.inclk0 ( clk    ),//输入时钟
    	.c0     ( c0     ),//输出时钟
    	.c1     ( c1     ),//输出时钟
    	.c2     ( c2     ),//输出时钟
    	.c3     ( c3     ),//输出时钟
    	.locked ( locked ) //时钟输出锁--锁定不稳定时钟输出
    	);
endmodule

再编写一个测试文件

`timescale 1ns/1ps
module test_tb();

    reg             clk         ;
    reg             rst_n       ;
    wire            c0          ;
    wire            c1          ;
    wire            c2          ;
    wire            c3          ;
    
//例化要仿真的文件
test_IP u_test_IP(
    .clk        (clk        ),//时钟信号
    .rst_n      (rst_n      ),//上电复位低有效
    .c0         (c0         ),
    .c1         (c1         ),
    .c2         (c2         ),
    .c3         (c3         ),
    .locked     (locked     )
);

always  #10     clk = ~clk;//产生50M仿真时钟

integer i = 0,j = 0;//用于产生地址，写入数据

initial begin
    clk = 1'b1;
    rst_n = 1'b1;
    #200.1;
    rst_n = 1'b0;//主动产生上电复位
    #200;
    rst_n = 1'b1;

    #20000;
    $stop;
end

endmodule

编译仿真：
略

二.RAM

RAM介绍

RAM的英文全称是Random Access Memory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据。其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。其特点适合双向交换数据。

其他类型的寄存器：

  • ROM（Read-Only Memory）：只读存储器，系统上电后数据就被写入ROM，运行过程中智能从ROM中读取数据，而不能改变ROM中的数值。
  • FIFO（不寻址，操作简单）适合数据缓冲或跨时钟域数据同步处理；

总结：RAM、ROM、FIFO都是FPGA提供的存储单元

RAM的IP核调用（单时钟）

同样在IP Catalog中搜索RAM
在这里插入图片描述
双击选择RAM:1-PORT，同样保存在ip文件夹下，命名为RAM_1port.v
在这里插入图片描述
选择数据位大小，以及数据深度
在这里插入图片描述
在这里插入图片描述
Next
在这里插入图片描述
Next
在这里插入图片描述
同样勾选RAM_1port_inst.v和RAM_1port_bb.v文件

RAM仿真（单时钟）

同样，先例化
test_IP.v

module test_IP(
    input           clk     ,//时钟信号
    input           rst_n   ,//上电复位低有效
    input           rden    ,
    input           wren    ,
    input   [7:0]   address ,
    input   [7:0]   data    ,

    output  [7:0]   q
);

//RAM_1port
    RAM_1port	RAM_1port_inst (
        .aclr       ( ~rst_n    ),
     	.address    ( address   ),
     	.clock      ( clk       ),
     	.data       ( data      ),
     	.rden       ( rden      ),
     	.wren       ( wren      ),
     	.q          ( q         )
     	);
endmodule

编写测试文件test_tb.v

`timescale 1ns/1ps
module test_tb();

    reg             clk         ;
    reg             rst_n       ;
    reg             rden        ;
    reg             wren        ;
    reg    [7:0]    address     ;
    reg    [7:0]    data        ;
    wire   [7:0]    q           ;
    
//例化要仿真的文件
test_IP u_test_IP(
    .clk        (clk        ),//时钟信号
    .rst_n      (rst_n      ),//上电复位低有效
    .rden       (rden       ),
    .wren       (wren       ),
    .address    (address    ),
    .data       (data       ),

    .q          (q          )
);

always  #10     clk = ~clk;//产生50M仿真时钟

integer i = 0,j = 0;//用于产生地址，写入数据

initial begin
    clk = 1'b1;
    rst_n = 1'b1;
    #200.1;
    rst_n = 1'b0;//主动产生上电复位
//RAM_1PORT
    wren = 1'b0;//复位有效，赋初值
    rden = 1'b0;
    data = 0;
    address = 0;
    #200;
    rst_n = 1'b1;
    #200;
    //wren  50M
    for(i=0;i<256;i=i+1)begin
        wren = 1'b1;//高电平有效
        address = i;
        data = i+1;
        #20;
    end
    wren = 1'b0;//写完拉低
    #100;
    //rden  100M
    for(j=0;j<256;j=j+1)begin
        rden = 1'b1;
        address = j;
        #20;
    end
    rden = 1'b0;//读完拉低
    #200;
    $stop;
end

endmodule

编译仿真：
略

RAM的IP核调用（双时钟）

选择RAM:2-PORT
在这里插入图片描述
在这里插入图片描述
选择一个读模块一个写模块
在这里插入图片描述
默认就好了
在这里插入图片描述
选择读写时钟分开，也就是读写是两个单独的时钟
在这里插入图片描述
读出数据设置为q，同样选择复位清零
在这里插入图片描述
Next
在这里插入图片描述

RAM仿真（双时钟）

例化

module test_IP(
    input           clk     ,//时钟信号
    input           rst_n   ,//上电复位低有效
    input   [7:0]   data        ,
    input   [7:0]   rdaddress   ,
    input           rden        ,
    input   [7:0]   wraddress   ,
    input           wrclock     ,
    input           wren        ,
    output  [7:0]   q

);

// //RAM_2port
    RAM_2port	RAM_2port_inst (
    .data       ( data      ),
    .rd_aclr    ( ~rst_n    ),
    .rdaddress  ( rdaddress ),
    .rdclock    ( clk       ),
    .rden       ( rden      ),
    .wraddress  ( wraddress ),
    .wrclock    ( wrclock   ),
    .wren       ( wren      ),
    .q          ( q         )
    );

endmodule

测试文件：

`timescale 1ns/1ps
module test_tb();

    reg             clk         ;
    reg             rst_n       ;
    reg     [7:0]   data        ;
    reg     [7:0]   rdaddress   ;
    reg             rden        ;
    reg     [7:0]   wraddress   ;
    reg             wrclock     ;
    reg             wren        ;
    wire    [7:0]   q           ;

//例化要仿真的文件
test_IP u_test_IP(
    .clk        (clk        ),//时钟信号
    .rst_n      (rst_n      ),//上电复位低有效
    .data        (data      ),
    .rdaddress   (rdaddress ),
    .rden        (rden      ),
    .wraddress   (wraddress ),
    .wrclock     (clk       ),
    .wren        (wren      ),
    .q           (q         )
);

always  #10     clk = ~clk;//产生50M仿真时钟

integer i = 0,j = 0;//用于产生地址，写入数据

initial begin
    clk = 1'b1;
    rst_n = 1'b1;
    #200.1;
    rst_n = 1'b0;//主动产生上电复位
    wren = 1'b0;//复位有效，赋初值
    rden = 1'b0;
    rdaddress = 0;
    wraddress = 0;
    data = 0;
    #200;
    rst_n = 1'b1;
    #200;
    //wren  50M
    for(i=0;i<256;i=i+1)begin
        wren = 1'b1;//高电平有效
        wraddress = i;
        data = i+1;
        #20;
    end
    wren = 1'b0;//写完拉低
    #100;
    //rden  100M
    for(j=0;j<256;j=j+1)begin
        rden = 1'b1;
        rdaddress = j;
        #20;
    end
    rden = 1'b0;//读完拉低
    #200;
    $stop;
end

endmodule

编译仿真：
略

三.FIFO

FIFO介绍

FIFO的英文全称是First In First Out，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互，也即所谓的跨时钟域信号传递。
它与FPGA内部的RAM和ROM的区别是没有外部读写地址线，采取顺序写入数据，顺序读出数据的方式，使用起来简单方便，由此带来的缺点就是不能像RAM和ROM那样可以由地址线决定读取或写入某个指定的地址。

FIFO的IP核调用（读写共用时钟）

在这里插入图片描述
在这里插入图片描述
选择读写使用同一个时钟
在这里插入图片描述
勾选如上信号
在这里插入图片描述
Next
在这里插入图片描述
Next
在这里插入图片描述

FIFO仿真（读写共用时钟）

例化：

module test_IP(
    input           clk     ,//时钟信号
    input           rst_n   ,//上电复位低有效
    input   [7:0]   data    ,
    input           rdreq   ,
    input           wrreq   ,

    output          empty   ,
    output          full    ,
    output  [7:0]   q       ,
    output  [7:0]   usedw   

);

// //FIFO
    fifo	fifo_inst (
    .aclr   ( ~rst_n    ),
    .clock  ( clk       ),
    .data   ( data      ),
    .rdreq  ( rdreq     ),
    .wrreq  ( wrreq     ),
    .empty  ( empty     ),
    .full   ( full      ),
    .q      ( q         ),
    .usedw  ( usedw     )
    );
endmodule

测试文件：

`timescale 1ns/1ps
module test_tb();

    reg             clk         ;
    reg             rst_n       ;
    reg             wrreq       ;
    reg             rdreq       ;
    reg     [7:0]   data        ;
    wire    [7:0]   q           ;
    wire            empty       ;
    wire            full        ;
    wire            usedw       ;

//例化要仿真的文件
test_IP u_test_IP(
    .clk        (clk        ),//时钟信号
    .rst_n      (rst_n      ),//上电复位低有效
    .data       (data   ),
    .rdreq      (rdreq  ),
    .wrreq      (wrreq  ),
    .empty      (empty  ),    
    .full       (full   ),    
    .q          (q      ),         
    .usedw      (usedw  ) 
);

always  #10     clk = ~clk;//产生50M仿真时钟

integer i = 0,j = 0;//用于产生地址，写入数据

initial begin
    clk = 1'b1;
    rst_n = 1'b1;
    #200.1;
    rst_n = 1'b0;//主动产生上电复位
    rdreq = 1'b0;
    wrreq = 1'b0;
    data = 0;
    #200;
    rst_n = 1'b1;
    #200;

    //wrreq  50M
    for(i=0;i<256;i=i+1)begin
        wrreq = 1'b1;//高电平有效
        data = {$random};
        #20;
    end
    wrreq = 1'b0;//写完拉低
    #100;

    //rdreq  100M
    for(j=0;j<256;j=j+1)begin
        rdreq = 1'b1;
        #20;
    end
    rdreq = 1'b0;
    #200;
    $stop;
end

endmodule

编译仿真：
略

FIFO的IP核调用（读50MHZ时钟，写时钟100MHZ时钟）

同样选择上面的FIFO
在这里插入图片描述
选择读写时钟分开
在这里插入图片描述
在这里插入图片描述
勾选以上信号

在这里插入图片描述
在这里插入图片描述

FIFO仿真（读50MHZ时钟，写时钟100MHZ时钟）

这里要使用100MHZ时钟，就需要使用上面的PLL模块
例化：

module test_IP(
    input           clk     ,//时钟信号
    input           rst_n   ,//上电复位低有效

PLL
    output          c0      ,
    output          c1      ,
    output          c2      ,
    output          c3      ,
    output          locked  ,
    
//FIFO2
    input   [7:0]     data     ,
    input             rdreq    ,
    input             wrreq    ,
    output  [7:0]     q        ,
    output            rdempty  ,
    output            rdfull   ,
    output  [7:0]     rdusedw  ,
    output            wrempty  ,
    output            wrfull   ,
    output  [7:0]     wrusedw  

);

// //PLL
    pll	pll_inst (
    	.areset ( ~rst_n ),//IP复位高有效
    	.inclk0 ( clk    ),//输入时钟
    	.c0     ( c0     ),//输出时钟
    	.c1     ( c1     ),//输出时钟
    	.c2     ( c2     ),//输出时钟
    	.c3     ( c3     ),//输出时钟
    	.locked ( locked ) //时钟输出锁--锁定不稳定时钟输出
    	);
//FIFO2
    fifo2	fifo2_inst (
    	.aclr       ( ~rst_n    ),
    	.data       ( data      ),
    	.rdclk      ( clk       ),//50M
    	.rdreq      ( rdreq     ),
    	.wrclk      ( c0        ),//100M
    	.wrreq      ( wrreq     ),
    	.q          ( q         ),
    	.rdempty    ( rdempty   ),
    	.rdfull     ( rdfull    ),
    	.rdusedw    ( rdusedw   ),
    	.wrempty    ( wrempty   ),
    	.wrfull     ( wrfull    ),
    	.wrusedw    ( wrusedw   )
    	);
endmodule

仿真文件：

`timescale 1ns/1ps
module test_tb();

    reg             clk         ;
    reg             rst_n       ;

// //PLL
    wire            c0          ;
    wire            c1          ;
    wire            c2          ;
    wire            c3          ;

//FIFO2
    reg      [7:0]     data     ;
    reg                rdreq    ;
    reg                wrreq    ;
    wire     [7:0]     q        ;
    wire               rdempty  ;
    wire               rdfull   ;
    wire     [7:0]     rdusedw  ;
    wire               wrempty  ;
    wire               wrfull   ;
    wire     [7:0]     wrusedw  ;

//例化要仿真的文件
test_IP u_test_IP(
    .clk        (clk        ),//时钟信号
    .rst_n      (rst_n      ),//上电复位低有效

PLL   
    .c0         (c0         ),
    .c1         (c1         ),
    .c2         (c2         ),
    .c3         (c3         ),
    .locked     (locked     ),

//FIFO2
    .data       (data   ),
    .rdreq      (rdreq  ),
    .wrreq      (wrreq  ),
    .q          (q      ),
    .rdempty    (rdempty),
    .rdfull     (rdfull ),
    .rdusedw    (rdusedw),
    .wrempty    (wrempty),
    .wrfull     (wrfull ),
    .wrusedw    (wrusedw)

);

always  #10     clk = ~clk;//产生50M仿真时钟

integer i = 0,j = 0;//用于产生地址，写入数据

initial begin
    clk = 1'b1;
    rst_n = 1'b1;
    #200.1;
    rst_n = 1'b0;//主动产生上电复位
    
//FIFO2
    rdreq = 1'b0;
    wrreq = 1'b0;
    data = 0;
    #200;
    rst_n = 1'b1;
    #200;

    //wrreq  50M
    for(i=0;i<256;i=i+1)begin
        wrreq = {$random}%2;//高电平有效
        data = {$random};
        #20;
    end
    wrreq = 1'b0;//写完拉低
    #100;
    //rdreq  100M
    for(j=0;j<256;j=j+1)begin
        rdreq = {$random}%2;
        #20;
    end
    rdreq = 1'b0;
    #200;
    $stop;
end

endmodule

编译仿真：
略

FPGA Quartus IP核 打开使用
qq_64919823的博客
04-21 3586
两种Quartus版本下的IP核，从使用者的角度来看仅仅是配置界面不同，在参数设置和使用方法上基本一致。本文以“MegaWizard Plug-In Manager”中的FIR Compiler IP核使用为例。Quartus的FIR IP核属于收费IP，如果是个人学习使用需要对IP核单独破解。在Quartus的破解licence文件中找到下段代码，在licence最后复制粘贴一份，将“FEATURE 6AF7_XXXX”中的XXXX改成FIR IP核对应的编号“0012”。
Quartus 联合 ModelSim 仿真 IP 核(RAM)
高阶近似的博客
05-19 1032
本文主要介绍如何在包含 IP 核的 Quartus 项目中使用 Modelsim 进行仿真，本文基于 RAM IP 核，其他 IP 核类似。
QuartusII调用 PLL_IP核方法（Mega Wizard）
九里明兮
06-02 1715
IP核：ASIC或FPGA中预先设计好具有某种功能的电路模块，参数可修改，目的在于提高开发效率。QuartusII软件下IP核调用方式：Mega Wizard插件管理器（常用）、SOPC构造器、DSP构造器、Qsys设计系统例化。PLL（Phase Lockded Loop，锁相环）常用IP核之一，可对输入时钟信号进行任意分频、倍频、相位、占空比调整。Altera 模拟锁相环，优点：信号稳定度高，相位连续可调，延时连续可调；缺点：受温度、电磁辐射影响，可能失锁。
利用quartus ii进行IP核的调用
热门推荐
zhangyujie0316的博客
05-19 2万+
以调用乘法器IP核为例进行说明。 首先应当新建一个工程 进入到工程设置 设置好工程路径与工程名称 没有文件的话，这里可以先不添加。直接点击next； 进行器件的选择 点击next 继续点击next，进入到下一步 点击finish完成工程设置。 （在这一步可以通过新建verilog文件加入自己的设计文件） 接着就是IP核调用环节啦 点击tools–Megawizard Plug-In manager（魔法棒） 点击next进入到IP核库，这里选择LPM_MULT，一定记得给自己的输出文件命名哦~~ 设置好输入
FPGA开发——在Quartus中实现对IP核的PLL调用
weixin_63553972的博客
08-07 2318
PLL主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。鉴相器检测输入信号与VCO输出信号的相位差，并输出一个与相位差成正比的电压信号。该信号经过环路滤波器滤除高频噪声后，作为控制电压输入到VCO，调整其振荡频率，使输出信号的相位逐渐接近输入信号的相位，直至两者相位锁定。PLL是FPGA重要的资源，不同FPGA的PLL 是不一样。以我们开发板的Cyclone IV为例，它有两个PLL，每个PLL可以提供5路输出。
PLL IP（quartus）
weixin_43709778的博客
10-21 2164
首先创建一个名为 ip_clk_wiz 的工程，在 IP Catalog 下找到 ALTPLL IP 核， 也可以直接在搜索框中输入 ALTPLL 找到它。
Quartus Ⅱ调用FIFO IP核方法实现求和（Mega Wizard）
九里明兮
07-11 1650
本次实验学习记录主题为“FIFO_IP核实现算术求和”，主要内容是上位机通过串口向FPGA发送一定规格的数字矩阵，FPGA对矩阵处理，按规定逻辑实现求和运算，将结果返回串口转发至上位机。
关于quartus生成IP核的仿真出错问题的解决
07-27
在数字逻辑设计和FPGA开发领域，使用Quartus软件进行IP核的生成与仿真是一项常见的工作。IP核，即Intellectual Property Core，是预先设计好的电路功能模块，可以帮助设计者快速实现特定的功能，而无需从零开始设计...
Quartus FFT IP核 使用说明
08-24
综上所述，Quartus FFT IP核作为Altera公司的MegaCore Function之一，为FPGA设计者提供了一个强大且灵活的工具，用于实现快速傅里叶变换功能。通过对架构的选择、性能的优化、资源的合理分配，以及严格的验证流程，...
如何用modelsim仿真包含quartus IP核的工程
m0_47537449的博客
06-14 1960
如何用modelsim仿真包含quartus IP核的工程
quartus11.0 FFT IP核的实现 modelsim仿真通过
10-24
quartus11.0 FFT IP核的实现 modelsim仿真通过
Quartus IP核的使用
05-29
Quartus IP核的使用，看下还是有帮助的
已知最全 Quartus IP核license
04-02
Altera 的Quartus软件各类IP核的license,适用于FPGA等硬件开发，Quartus16.0亲测可用，已知最全的IP核license。 先看我的博客再决定是否下载，会有惊喜的。
小梅哥FPGA学习笔记之Quartus II 15.0中仿真DDR2 IP核.pdf
06-20
小梅哥FPGA学习笔记之Quartus II 15.0中仿真DDR2 IP核.pdf
QuartusII最全licence—带各种IP核
08-21
QuartusII各版本都可使用，很多人不知道，其实各版本的licence是可共用的，只是破解程序有些区别。
使用Modelsim独立仿真Altera IP核
07-06
本文将详细介绍如何使用 Modelsim 独立仿真 Altera IP 核，避免了在 Quartus 中调用 Modelsim 时重复编译库的缺点，并且可以直接在 Modelsim 中进行操作，不再依赖于 Quartus。 1. 软件环境 使用的软件环境为 Win7...
使用quartus15.0做的fft ip 核工程文件
08-15
本文将详细介绍一个使用Quartus 15.0开发的FFT IP核工程，该工程已经在ModelSim 10.4d环境下通过了仿真验证。 Quartus 15.0是Altera公司的一款强大的FPGA综合工具，它提供了从设计输入到硬件部署的完整工作流程。在...
Quartusii 中ddr2 IP核例化 调试
huan09900990的博客
10-27 1万+
Cyclone iv ddr2 IP核例化
quartus工具篇——PLL IP核的使用
qq_52548731的博客
07-24 6511
quartus中PLL ip核的使用
quartus IP核
最新发布
03-16
### 关于Quartus IP核的使用教程 在Quartus环境中，IP核是一种预设计的功能模块，可以简化复杂电路的设计流程并提高开发效率。以下是关于几种常见IP核（如FFT、FIR、FIFO和NCO）的具体使用方法： #### FFT IP核 为了成功配置FFT IP核，在准备阶段需确认所使用的Quartus版本支持该功能，并确保软件已正确安装且未受限于授权问题[^1]。如果遇到版本不兼容的情况，则可能需要下载对应的补丁程序或者升级至最新版。 具体操作指南可参照官方文档中的详细描述来完成设置向导的各项参数定义工作，包括但不限于输入/输出数据宽度的选择以及蝶形运算单元的数量设定等重要环节。 #### FIR滤波器IP核 针对FIR ip核的应用场景分析表明，尽管网络上存在较多基于旧版本的操作手册，但对于较新的Quartus 18.0而言，其内部集成有更为直观简便的新界面用于指导用户顺利完成整个创建过程[^2]。通过MegaWizard Plug-In Manager插件的帮助，能够轻松实现定制化需求下的各项调整选项填充任务。 #### FIFO存储缓冲区组件 当涉及到如何利用Quartus II平台上的资源构建简单的加法逻辑运算时，采用预先封装好的先进先出(FIFO)队列结构不失为一种高效解决方案之一[^3]。借助图形化的交互方式快速搭建起满足特定应用场合所需的临时寄存空间变得轻而易举起来。 #### 数字合成振荡源(NCO/DSP) 最后提到有关数字正交调制技术领域内的核心组成部分——数控振荡器(Numerically Controlled Oscillator)，即所谓的NCO或DDS(直接数字频率合成Direct Digital Synthesis)[^4]。按照既定步骤指引逐步推进直至最终生成目标文件为止即可达成预期效果。 以上各类IP Core均可以通过Altera官方网站获取最新的技术支持资料包链接地址；另外也可以尝试访问Intel FPGA开发者社区寻求更多实用技巧分享交流机会。 ```bash https://www.intel.com/content/www/us/en/software/fpga.html ```
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