常用cadence操作

已于 2023-02-27 22:01:44 修改
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分类专栏： 模拟CMOS集成电路 Cadence Virtuoso 仿真 学习笔记 文章标签： lvs 经验分享 学习笔记 模拟IC cadence
于 2023-02-27 20:36:19 首次发布
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本文介绍了在使用Cadence进行模拟IC设计时，如何进行仿真屏蔽cell（使用shiftdelete）以及LVS时如何通过添加lvsIgnore属性来屏蔽不需要的VerilogA模型cell，确保Calibre在提取网表时自动忽略这些cell。

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常用cadence操作

前言

  本文主要内容为，个人使用cadence过程中，遇到的的问题、以及操作，模拟ICer必看

仿真屏蔽cell和lvs屏蔽cell

1、仿真时如果不需要某些器件，shift delete即可，此时ADE netlist and run时会自动屏蔽这个器件；

在这里插入图片描述

2、lvs时如果不需要某些cell（例如某些VerilogA模型），给这个cell添加一个boolean类型的property：lvsIgnore即可。此时calibre提取网表时会自动屏蔽这个cell。

分割线

 
 

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