已知输入时钟为20MHz，在Quartus中调用PLL，输出100MHz、75MHz两个时钟，请例化该pll模块。

已知输入时钟为20MHz，在Quartus中调用PLL，输出100MHz、75MHz两个时钟，请例化该pll模块。

With a 20MHz input clock, use PLL in Quartus to generate two output clocks, 100MHz and 75MHz. Please instantiate the PLL module.

module xpll_inst
(
	input clk_20M,
	input reset,
	output clk_100M,
	output clk_75M
);
xpll	xpll_inst (
	.areset ( reset ),
	.inclk0 ( clk_20M ),
	.c0 ( clk_100M ),
	.c1 ( clk_75M ),
	.locked (  )
	);
endmodule