quartus频率计 时钟设置_FPGA021 基于QuartusⅡ数字频率计的设计与仿真

本文详细介绍了使用FPGA和QuartusⅡ开发平台设计数字频率计的过程。通过Verilog HDL编程,实现了4位数码管显示的频率计,测量范围为0-100MHz,涵盖了从理论到硬件设计再到软件仿真的一系列步骤,具有较高的实用性和可靠性。

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摘  要

随着科技电子领域的发展,可编程逻辑器件,例如CPLD和FPGA的在设计中得到了广泛的应用和普及,FPGA/CPLD的发展使数字设计更加的灵活。这些芯片可以通过软件编程的方式对内部结构进行重构,使它达到相应的功能。这种设计思想改变了传统的数字系统设计理念,促进了EDA技术的迅速发展。

数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。采用等精度频率测量方法具有测量精度保持恒定,不随所测信号的变化而变化的特点。本文首先介绍了FPGA/CPLD的概念、特性、优缺点,Verilog HDL语言的历史及其优点,并概述了QUARTUSⅡ开发平台;然后介绍了频率测量的一般原理,利用等精度的频率测量理论,通过FPGA运用Verilog HDL语言编程,利用FPGA(现场可编程门阵列)芯片设计了一个4位数码管显示的数字频率计,该频率计的测量范围为0-100MHZ,利用QUARTUS Ⅱ集成开发环境进行编辑、综合,并对每个模块进行功能仿真,最后将各个功能模块组合在一起实现频率计的功能,完成仿真分析,该频率计有较高的实用性和可靠性。

关键词:FPGA/CPLD;QuartusII;Verilog HDL语言;频率测量;数字频率计

目 录

摘  要. I

Abstract II

目 录. III

第1章   绪 论. 1

1.1 课题研究意义. 1

1.2 研究领域现状. 1

1.3发展趋势. 2

1.4课题的主要工作. 3

第2章 FPGA和QUARTUSII的综述. 4

2.1 FPGA简介. 4

2.2.1 FPGA的概要. 4</

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