特权同学2020视频教程《Verilog边码边学(FPGA工具与语法篇)》
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无论是数字IC设计,还是FPGA开发,Verilog都是最基本、最重要的必备技能。而任何一门编程语言的掌握,都不是啃啃语法书,动动脑门儿这么简单的,更何况Verilog这么一门基于硬件的独特语言。由于它最终所实现的数字电路,具备着硬件与生俱来的并行性,所以Verilog的设计思想与思维方式和绝大多数基于软件的编程语言截然不同。而Verilog的设计和验证,也具备一套独特的开发方式,没有哪个复杂的Verilog设计可以写写代码就直接在板子上调试起来了。“种的是什么,收的也是什么”,一开始输入的每一行Verilog代码,已经决定了最终所实现电路的功能和性能水平;仿真是Verilog开发中非常重要而有效的验证手段,各种代码本身的bug都可以在仿真过程中逐一暴露、定位然后解决。
Verilog的学习没有什么捷径,什么“速成班”都是假的,Gladwell前辈的1万小时定律才是真的,没有大量时间和精力堆砌的空中楼阁迟早是要破灭的。因此,特权同学带着过去10余年1万小时的积累和总结,希望能带着大家一步一个脚印,脚踏实地的在Vivado和Modelsim两个主流的工具中完成Verilog的设计和验证。
FPGA或Veri