玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试

特权同学玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试

1 概述
用于PL与DDR3交互的AXI HP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？还是只使用1个通道？时钟频率的高低对AXI HP总线的带宽有什么影响？这些问题想必是每一个初次使用AXI HP总线的开发者希望评估到的。那么，本实例就搭了一个很基本的架构出来，使用100MHz的AXI HP总线时钟频率（可更改），任意开关每个独立的AXI HP读或写通道，以评估不同通道使用情况下的数据吞吐量。大家可以在此基础上，更改不同的AXI HP总线时钟频率，以评估时钟频率对AXI HP总线的影响。

2 AXI总线协议介绍
参考文档《玩转Zynq-基础篇：AXI总线协议介绍.pdf》。

3 Zynq PS的AXI HP与VIO IP配置
如图所示，在ZYNQ7 Processing System在，点击Page Navigator --> PS-PL Configuration，展开HP Slave AXI Interface，勾选所有的S AXI? interface（?代表0/1/2/3）并选中S AXI HP? DATA WIDTH为64。