串行数据发送器

已于 2023-09-20 20:36:51 修改
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文章标签： fpga开发
于 2023-09-11 19:26:17 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_46264636/article/details/132812595
版权

框图

在这里插入图片描述

  • THR：发送保持寄存器

    • 定义了两种状态：空，满
    • 数据写入端口地址：00H
    • 状态读出端口地址：00H
    • 当THR不满时，可以向THR写入数据

  • TSR：发送移位寄存器

    • 一旦TSR空而THR中有数据时，THR中的数据就送到TSR
    • RSR中的数据以串行方式从TxD段发送，高位在前，低位在后
    • 在TxD端的bit流中，若连续出现5个’1‘，则在第5个’1‘之后自动插入一个’0’。注意:相邻两个字节之间也会出现5个连续的‘1’
      - yi
      在这里插入图片描述

  • 发送时许
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述

在这里插入图片描述

在这里插入图片描述

  • 代码
module p2s_transmitter (
   RST,CLK2M,CS,FS,WR,RD,A0,D,TxD
);
   input       RST,CLK2M,CS,WR,RD,FS;
   input       A0;
   inout [7:0] D;
   output      TxD;
   reg         TxD;
   wire  [7:0] D;
   reg   [7:0] THR_Status,THR,TSR,R_Shifter;
   // R_Shifter 最低为TxD_1;
   reg   [2:0] Count8;
   reg   [2:0] Count5;
   reg   [4:0] Count32;
   reg         TSR_Shift_EN;
   reg         Mux_Sel1,Mux_Sel2;
   reg         TxD_2;
   reg         Load_EN;
   reg         THR_Read;
   // 移位寄存器，load操作为：每当移完一个字节的数据并且THR不空时，
   // 就从THR加载一个数据
   // 在TSR_Shift_EN信号有效时，TSR做移位操作
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         TSR <= 8'b00000000;
      else if (Count8 ==3'b000&&THR_Status[0] == 1) begin
         TSR <= THR;
      end else if (TSR_Shift_EN == 1'b1) 
         TSR <= {TSR[6:0],1'b0};
   end
   //连续5个‘1’的检测及插‘0’。
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         Count5 = 3'b100;
      else if (TSR[7] == 1'b0) 
         Count5 = 3'b100;
      else 
         Count5 = Count5 - 1;
   end

   always @(TSR or Mux_Sel1) begin
      if (Mux_Sel1) 
         TxD_2 = 1'b0;
      else 
         TxD_2 = TSR[7];
   end

   always @(Count5) begin
      if (Count5 == 3'b000) 
         Mux_Sel1 = 1'b1;
      else 
         Mux_Sel1 = 1'b0;
   end
   //在发送5个连续的‘1’之后要插入一个‘0’，此时TSR不移位。
   // always @(Count5) begin
   //    if (Count5 == 3'b000) 
   //       TSR_Shift_EN = 1'b0;
   //    else 
   //       TSR_Shift_EN = 1'b1;
   // end 等价于
   always @(Mux_Sel1) begin
      TSR_Shift_EN = ~Mux_Sel1;
   end
   //正常数据与发送7EH的处理
   always @(Mux_Sel1 or TxD or R_Shifter) begin
      if (Mux_Sel2) 
         TxD = R_Shifter[7];
      else 
         TxD = TxD_2;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         R_Shifter = 8'b01111110;
      else if (Load_EN) 
         R_Shifter = 8'b01111110;//7EH
      else 
         R_Shifter = {R_Shifter[6:0],R_Shifter[7]};
   end
   
   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         Count32 = 5'b11111;
      else if (~FS) 
         Count32 = 5'b11111;
      else if (TSR_Shift_EN) 
         Count32 = Count32 - 1;
   end
   // 对TSR移位32次，即进入空闲态，因此Count32对TSR_Shift_EN进行计数
   always @(Count32) begin
      if (Count32 == 5'b00000)
         Load_EN = 1'b1;
      else 
         Load_EN = 1'b0;
   end

   always @(Load_EN) begin
      Mux_Sel2 = Load_EN;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         THR = 8'b00000000;
      else if (CS == 1'b0&&WR == 1'b0&&A0 == 1'b0) 
         THR = D;
   end
   //THR_Status是一个状态信号，由于该状态最终可以被处理器通过总线读取，因此可以将它设置为
   //8bits，当THR中有数据时为00000001，否则为00000000；
   // 该信号应该是寄存器信号，无论THR中是否有数据，只要TSR发出一个读信号，那么在
   // 读信号有效的下一个时钟沿，该信号为空
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         THR_Status = 8'b00000000;
      else if (WR == 1'b0 && THR_Read == 1'b1 &&A0 == 1'b0) 
         THR_Status = 8'b00000001;
      else if (WR == 1'b1 && THR_Read == 1'b0) 
         THR_Status = 8'b00000000;
   end

   always @(Count8) begin
      if (Count8 == 3'b000) 
         THR_Read = 1'b0;
      else 
         THR_Read = 1'b1;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         Count8 = 3'b000;
      else if (~FS) 
         Count8 = 3'b111;
      else if (TSR_Shift_EN)
         Count8 = Count8 - 1;
   end

   assign D = (RD == 1'b0 &&A0 == 1'b0)?THR_Status:8'bzzzzzzzz;

endmodule

更新Design Source文件
判断是否插‘0’以及循环移位寄存器使能信号的产生；使用Count5和时钟上升沿配合完成Mux_Sel1信号的置一。因为THR_Read信号的变化预示着一个字节传输的完成，所以当该信号上升沿出现时，将Count5置为3’b100。

always @(posedge CLK2M) begin
      if (Count5 == 3'b111) 
         Mux_Sel1 = 1'b1;
      else 
         Mux_Sel1 = 1'b0;
end

由于Count5作为一个重要的信号，在笔者处理仿真过程中发现，如果能够改成如下代码，才能正确实现笔者所编写Design source的功能，即使用时钟上升沿和THR_Read上升沿触发，而且在Count53’b111时才暂停数据的传输，此时也将移位使能置零，然后在该时钟周期插入‘0’，所以需要当Count50，减一之后为3’b111，此时需要置为3’b100。

always @(posedge RST or posedge CLK2M or posedge THR_Read) begin
      if (RST) 
         Count5 = 3'b000;
      else if (TSR[7] == 1'b0||Count5 == 3'b111||THR_Read == 1'b0) 
         Count5 = 3'b100;
      else 
         Count5 = Count5 - 1;
   end
	always @(TSR or Mux_Sel1) begin
      if (Mux_Sel1) 
         TxD_2 = 1'b0; 
      else 
         TxD_2 = TSR[7];
   end
	always @(Mux_Sel1) begin
         TSR_Shift_EN = ~Mux_Sel1;
   end

完整代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/09/12 18:18:24
// Design Name: 
// Module Name: p2s_transmitter
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//
module p2s_transmitter (
   RST,CLK2M,CS,FS,WR,RD,A0,D,TxD
);
   input       RST,CLK2M,CS,WR,RD,FS;
   input       A0;
   inout [7:0] D;
   output      TxD;
   reg         TxD;
   wire  [7:0] D;
   reg   [7:0] THR_Status,THR,TSR,R_Shifter;
   // R_Shifter 最低为TxD_1;
   reg   [2:0] Count8;
   reg   [2:0] Count5;
   reg   [4:0] Count32;
   reg         TSR_Shift_EN;
   reg         Mux_Sel1,Mux_Sel2;
   reg         TxD_2;
   reg         Load_EN;
   reg         THR_Read;
   reg         state;
   // 移位寄存器，load操作为：每当移完一个字节的数据并且THR不空时，
   // 就从THR加载一个数据
   // 在TSR_Shift_EN信号有效时，TSR做移位操作
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         TSR <= 8'b00000000;
      else if ((Count8 == 3'b000&&THR_Status[0] == 1'b1)) begin
         TSR <= THR;
      end else if (TSR_Shift_EN == 1'b1) 
         TSR <= {TSR[6:0],1'b0};
   end
   //连续5个‘1’的检测及插‘0’。
   always @(posedge RST or posedge CLK2M or posedge THR_Read) begin
      if (RST) 
         Count5 = 3'b000;
      else if (TSR[7] == 1'b0||Count5 == 3'b111||THR_Read == 1'b0) 
         Count5 = 3'b100;
      else 
         Count5 = Count5 - 1;
   end

   always @(TSR or Mux_Sel1) begin
      if (Mux_Sel1) 
         TxD_2 = 1'b0; 
      else 
         TxD_2 = TSR[7];
   end

   always @(posedge CLK2M) begin
      if (Count5 == 3'b111) 
         Mux_Sel1 = 1'b1;
      else 
         Mux_Sel1 = 1'b0;
   end
   //在发送5个连续的‘1’之后要插入一个‘0’，此时TSR不移位。
   // always @(Count5) begin
   //    if (Count5 == 3'b000) 
   //       TSR_Shift_EN = 1'b0;
   //    else 
   //       TSR_Shift_EN = 1'b1;
   // end 等价于
   always @(Mux_Sel1) begin
         TSR_Shift_EN = ~Mux_Sel1;
   end
   //正常数据与发送7EH的处理
   always @(TxD or R_Shifter or TSR) begin
      if (Mux_Sel2) 
         TxD = R_Shifter[7];
      else 
         TxD = TxD_2;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         R_Shifter = 8'b01111110;
      else if (Load_EN) 
         R_Shifter = 8'b01111110;//7EH
      else 
         R_Shifter = {R_Shifter[6:0],R_Shifter[7]};
   end
   
   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         Count32 = 5'b11111;
      else if (~FS) 
         Count32 = 5'b11111;
      else if (TSR_Shift_EN) 
         Count32 = Count32 - 1;
   end
   // 对TSR移位32次，即进入空闲态，因此Count32对TSR_Shift_EN进行计数
   always @(Count32) begin
      if (Count32 == 5'b00000)
         Load_EN = 1'b1;
      else 
         Load_EN = 1'b0;
   end

   always @(state) begin
      Mux_Sel2 = state;
   end
   //
   always @(posedge RST or FS or negedge CLK2M) begin
      if (RST)
         state = 1'b0;
      else if (FS == 1'b0) 
         state = 1'b0;
      else if (Count32 == 5'b00000) 
         state = 1'b1;
   end
   //
   // always @(Load_EN) begin
   //    Mux_Sel2 = Load_EN;
   // end

   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         THR = 8'b00000000;
      else if ((CS == 1'b0&&WR == 1'b0&&A0 == 1'b0)) 
         THR = D;
   end
   //THR_Status是一个状态信号，由于该状态最终可以被处理器通过总线读取，因此可以将它设置为
   //8bits，当THR中有数据时为00000001，否则为00000000；
   // 该信号应该是寄存器信号，无论THR中是否有数据，只要TSR发出一个读信号，那么在
   // 读信号有效的下一个时钟沿，该信号为空
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         THR_Status = 8'b00000001;
      else if (WR == 1'b0 && THR_Read == 1'b1 &&A0 == 1'b0) 
         THR_Status = 8'b00000001;
      else if (WR == 1'b1 && THR_Read == 1'b0) 
         THR_Status = 8'b00000000;
   end

   always @(Count8) begin
      if (Count8 == 3'b000) 
         THR_Read = 1'b0;//THR_Read 0 有效
      else 
         THR_Read = 1'b1;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         Count8 = 3'b000;
      else if (~FS) 
         Count8 = 3'b111;
      else if (TSR_Shift_EN)
         Count8 = Count8 - 1;
   end

   assign D = (RD == 1'b0 && A0 == 1'b0)?THR_Status:8'bzzzzzzzz;

endmodule
  • 仿真文件
`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/09/12 18:19:03
// Design Name: 
// Module Name: tb_p2s
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//
module tb_p2s;

    // Inputs
    reg RST, CLK2M, CS, WR, RD, FS, A0;
    wire [7:0] D;
    // Outputs
    wire TxD;
    // Instantiate the module
    p2s_transmitter p2s_inst (
        .RST(RST),
        .CLK2M(CLK2M),
        .CS(CS),
        .WR(WR),
        .RD(RD),
        .FS(FS),
        .A0(A0),
        .D(D),
        .TxD(TxD)
    );
    reg [7:0] d;
    // Clock generation
   
    parameter CLK2M_period = 244; // 2.048MHz clock
        
    always begin
        #CLK2M_period CLK2M = ~CLK2M;
    end

    initial begin
        #122;
        #488;
        FS = 1'b0;
        //CS = 1'b0;
        #244;
        FS = 1'b1;
        //CS = 1'b1;
        //#12256;
        #20000;
        #500;
        #244;
        FS = 1'b0;
        #244;
        FS = 1'b1;
        #20000;
    end
    //assign D = (RD == 1'b0)?d:8'bz;、
    assign D = d;
    initial begin
        d = 8'b1100_1100;
        # 732;//244+488
        # 2928;//488*8
        //CS = 1'b0;
        d = 8'b1111_1000;
        # 3904;//488*8
        d = 8'b1111_1011;
        # 3904;//488*8
        d = 8'b1110_1000;

        # 3904;//488*8
        d = 8'b1110_1110;
        
        # 732;//244+488
        # 2928;//488*8
        //CS = 1'b0;
        d = 8'b1111_1000;
        # 3904;//488*8
        d = 8'b1111_1011;
        # 3904;//488*8
        d = 8'b1110_1000;
        # 3904;//488*8
        d = 8'b1110_1110;
    end
    initial begin
        CS = 1'b1;
        #122;
        CS = 1'b0;
        #244;
        CS = 1'b1;
        RD = 1'b0;
        #3660;
        CS = 1'b0;
        RD = 1'b1;
        #244;
        CS = 1'b1;
        RD = 1'b0;
        while (1) begin
            #4148;
            CS = 1'b0;
            RD = 1'b1;
            #244;
            CS = 1'b1;
            RD = 1'b0;
        end
        
    end
    // Testbench stimulus
    initial begin
        // Initialize inputs
        RST = 1'b0;
        //CS = 1'b1;
        WR = 1'b0;
        RD = 1'b1;
        FS = 1'b1;
        CLK2M = 1'b0;
        A0 = 1'b0;
        
        #22;
        RST = 1'b1;
        #50;
        RST = 1'b0;
        #10;
        //CS = 1'b0;
       
        #244 ;

        //CS = 1'b1;
        #2440;
        #24400;
        WR = 1'b1;
        d = 8'b1111_1000;
        #24400;
        WR = 1'b0;
        #20000;

        // End simulation
        $finish;
    end
   

endmodule
  • 仿真成功图：
    在这里插入图片描述

图 1 初始化仿真图
因为THR中的数据是由CS，RD和A0信号等待时钟上升沿控制，而将THR中的数据打入TSR中也需要时钟上升沿，故延迟一个时钟周期才将FS置零。
在这里插入图片描述

图 2 四个字节成功传输概览图
在这里插入图片描述

图 3五个连续‘1’之后插入‘0’
在这里插入图片描述

图 4相邻两个字节满足五个连续的‘1’并没有插入‘0’
在这里插入图片描述

图 5成功进入空闲状态，并成功传输7EH
在这里插入图片描述

图 6成功退出空闲状态，进入下一个阶段的传输

疯狂的码泰君
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0 传输引脚串口收发共需要三根线其中,TX脚为发送引脚, RX脚为发送引脚, GND为地, 作为电平的参考. 如果A发B收, 只需要连接两条线: A的TX连接B的RX, 以及GND相连即可 1 传输一个字节1.1 发送一个字节首先, 从传输一个字节开始说起. 抛开奇偶校验,多个停止位的情况, 假设, 我们设置一帧数据有十位, 里边包含一个起始位, 八个数据位, 还有一个停止位. 那么,我们发送一个...
基于vhdl的串行发送器，状态机编写
03-07
设计一个串行数据发送器。并行8位数据‘Z’载入发送器后，通过串行口‘X’输出。具体要求如下 1、信号‘load’用来指示数据载入是否完成。当load变为1时，说明数据Z已经载入完成。当load变为0时开始发送数据。 2、Z...
USART发送与接收
Bin_Watson的博客
10-26 3036
当 USART_RDR 寄存器中的数据还未被读取（RXNE 未被置位），而此时又有新的数据到达 RX Shift Reg 寄存器，导致 RX Shift Reg 寄存器中的数据无法转移到 USART_RDR 寄存器就会发送 Overrun error。如果我们启动了 TxFIFO，那么该数据就会从 USART_TDR 被缓存到 TxFIFO 里，然后我们就可以接着往 USART_TDR 寄存器中写入数据，而不用担心覆盖 USART_TDR 中的数据。只要 TxFIFO 最终没有满，TXE 就会被设置为1。
微机原理笔记——数据传送指令
weixin_51335655的博客
10-30 3171
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STM32-串口通信(串口的接收和发送)
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USART（串口通信）
qq_63250428的博客
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串行通讯数据发送时的格式_串行数据通讯
cunfen6312的博客
07-28 1449
串行通讯数据发送时的格式 串行数据通讯 (Serial Data Communication) Lets' start by understanding what Data communication processors are, 让我们首先了解什么是数据通信处理器， 数据通讯处理器 (Data Communication Processor) A data communication...
STM32-USART(通用同步/异步串行接收/发送器)
qq_52217633的博客
05-14 3890
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单片机与接口课程设计-串行数据发送器.doc
07-04
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FPGA串行收发器协议
08-31
FPGA串行收发器协议， serdes模块实现transceiver的发送和接收，对发送数据进行打包处理，对接收数据进行解包，产生行场同步输出
激光指示器串行数据处理系统.pdf
08-15
【激光指示器串行数据处理系统】是一种针对现代化战争需求设计的数据传输解决方案。传统的激光指示器通过语音方式传递数据已无法满足现代战场的实时性和精确性要求。该系统由激光指示器、个人计算机（PC）、数据转换...
串行通信发送
05-15
在这个例子中，`process(clk,en)`处理时钟分频和数据发送的同步，而`process(Clock1)`处理实际的串行数据发送。这个简单的模型可以进一步扩展，添加更多的功能，如错误检测、流量控制和多路复用等。 总之，串行通信...
1句话搞明白啥是码元、啥是比特率、啥是波特率
weixin_43477625的博客
01-06 2816
1句话搞明白啥是码元、啥是比特率、啥是波特率 一个码元就是一个脉冲信号，一个脉冲信号有可能携带1bit数据，也有可能携带2bit数据、4bit数据！你发送一个脉冲信号，如果就可以携带4bit数据，肯定发送速率更快啊！ 那么怎么实现一个脉冲信号就能携带多个bit数据呢？就需要一定的技术了，比如设置模拟信号中信号的频率、相位、振幅啥的。举个例子：把振幅分成四种，低（00）、中（01）、高（10）、很高...
基于肤色模型的人脸识别，基于野火FPGA ZYNQ开发板
weixin_43431185的博客
06-18 855
YCrCb也称为YUV，主要用于优化彩色视频信号的传输。与RGB视频信号传输相比，它最大的优点在于只需占用极少的频宽（RGB要求三个独立的视频信号同时传输）。其中“Y”表示明亮度（Luminance或Luma），也就是灰阶值；而“U”和“V” 表示的则是色度（Chrominance或Chroma），作用是描述影像色彩及饱和度，用于指定像素的颜色。其中，Cr反映了RGB输入信号红色部分与RGB信号亮度值之间的差异。而Cb反映的是RGB输入信号蓝色部分与RGB信号亮度值之间的差异。
基于Nios-II实现流水灯
2301_79795551的博客
06-15 983
这让我感到非常兴奋和满足，因为我不仅实现了预期的功能，还学到了很多实用的知识和技能。在设计过程中，我需要考虑硬件和软件之间的协同工作、资源的合理分配以及性能的优化等方面的问题。Nios II包括三种产品：Nios II/f（快速）、Nios II/s（标准）和Nios II/e（经济），分别对应不同的性能需求和FPGA使用量。分配中断号：在”IRQ”标签栏下点选”Avalon_jtag_slave”和 IRQ 的连接点就会为”jtag_uart”核添加一个值为 0 的中断号。加入Apply 后，Run。
军用FPGA软件 Verilog语言的编码准测之触发器、锁存器
qq_34895681的博客
06-18 436
标准准则分为强制准则和建议准则，强制准则在Verilog编程中应该遵循，建议准则在Verilog编程中可参考执行。本次分享 触发器、锁存器 的国军标verilog语言标准准则。EDA工具：ISE、Vivado、Quartus II。语言 ：Verilg HDL。注：如不能连接到数据端口或者复位端口等。注：基本逻辑门包括与门、非门和或门等。
ADC + 数码管显示
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hhh123987_的博客
06-21 299
adc128s102 + 按键启动 + 数码管显示 （含xdc
基于System-Verilog的VGA彩条设计与仿真
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06-15 452
通过本次实验，我学习了SystemVerilog并完成了VGA彩条设计与仿真，SystemVerilog 在语言特性和功能上相对于 Verilog 更加强大和灵活，尤其在测试和验证方面有明显优势。
FPGA国内”薪“赛道-在医疗领域的应用
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06-17 803
mian免ze责sheng声ming明 以下观点仅代表个人观点，不代表任何公司或者行业 从下游应用市场来看，通信和工业市场份额位居FPGA芯片一二位，同时通信市场份额有望持续提升。但是目前通信和工业市场趋于稳定，FPGA厂商一直推AI市场，但是AI市场目前被ASIC和显卡牢牢占据，FPGA被市场上认可度也不高。几年前FPGA在国外医疗行业就已经发展的很好了，根据赛灵思透露，医疗领域...
如何理解串行通信数据发送采用中断方式
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串行通信数据发送一般不会采用中断方式，而是通过查询方式或DMA（直接内存访问）方式进行发送。 在串行通信中，发送端通常会使用查询方式或DMA方式来发送数据。查询方式是发送端在发送数据之前会先查询接收端的状态...

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