串行数据发送器

已于 2023-09-20 20:36:51 修改
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文章标签： fpga开发
于 2023-09-11 19:26:17 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_46264636/article/details/132812595
版权

框图

在这里插入图片描述

  • THR：发送保持寄存器

    • 定义了两种状态：空，满
    • 数据写入端口地址：00H
    • 状态读出端口地址：00H
    • 当THR不满时，可以向THR写入数据

  • TSR：发送移位寄存器

    • 一旦TSR空而THR中有数据时，THR中的数据就送到TSR
    • RSR中的数据以串行方式从TxD段发送，高位在前，低位在后
    • 在TxD端的bit流中，若连续出现5个’1‘，则在第5个’1‘之后自动插入一个’0’。注意:相邻两个字节之间也会出现5个连续的‘1’
      - yi
      在这里插入图片描述

  • 发送时许
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
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  • 代码
module p2s_transmitter (
   RST,CLK2M,CS,FS,WR,RD,A0,D,TxD
);
   input       RST,CLK2M,CS,WR,RD,FS;
   input       A0;
   inout [7:0] D;
   output      TxD;
   reg         TxD;
   wire  [7:0] D;
   reg   [7:0] THR_Status,THR,TSR,R_Shifter;
   // R_Shifter 最低为TxD_1;
   reg   [2:0] Count8;
   reg   [2:0] Count5;
   reg   [4:0] Count32;
   reg         TSR_Shift_EN;
   reg         Mux_Sel1,Mux_Sel2;
   reg         TxD_2;
   reg         Load_EN;
   reg         THR_Read;
   // 移位寄存器，load操作为：每当移完一个字节的数据并且THR不空时，
   // 就从THR加载一个数据
   // 在TSR_Shift_EN信号有效时，TSR做移位操作
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         TSR <= 8'b00000000;
      else if (Count8 ==3'b000&&THR_Status[0] == 1) begin
         TSR <= THR;
      end else if (TSR_Shift_EN == 1'b1) 
         TSR <= {TSR[6:0],1'b0};
   end
   //连续5个‘1’的检测及插‘0’。
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         Count5 = 3'b100;
      else if (TSR[7] == 1'b0) 
         Count5 = 3'b100;
      else 
         Count5 = Count5 - 1;
   end

   always @(TSR or Mux_Sel1) begin
      if (Mux_Sel1) 
         TxD_2 = 1'b0;
      else 
         TxD_2 = TSR[7];
   end

   always @(Count5) begin
      if (Count5 == 3'b000) 
         Mux_Sel1 = 1'b1;
      else 
         Mux_Sel1 = 1'b0;
   end
   //在发送5个连续的‘1’之后要插入一个‘0’，此时TSR不移位。
   // always @(Count5) begin
   //    if (Count5 == 3'b000) 
   //       TSR_Shift_EN = 1'b0;
   //    else 
   //       TSR_Shift_EN = 1'b1;
   // end 等价于
   always @(Mux_Sel1) begin
      TSR_Shift_EN = ~Mux_Sel1;
   end
   //正常数据与发送7EH的处理
   always @(Mux_Sel1 or TxD or R_Shifter) begin
      if (Mux_Sel2) 
         TxD = R_Shifter[7];
      else 
         TxD = TxD_2;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         R_Shifter = 8'b01111110;
      else if (Load_EN) 
         R_Shifter = 8'b01111110;//7EH
      else 
         R_Shifter = {R_Shifter[6:0],R_Shifter[7]};
   end
   
   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         Count32 = 5'b11111;
      else if (~FS) 
         Count32 = 5'b11111;
      else if (TSR_Shift_EN) 
         Count32 = Count32 - 1;
   end
   // 对TSR移位32次，即进入空闲态，因此Count32对TSR_Shift_EN进行计数
   always @(Count32) begin
      if (Count32 == 5'b00000)
         Load_EN = 1'b1;
      else 
         Load_EN = 1'b0;
   end

   always @(Load_EN) begin
      Mux_Sel2 = Load_EN;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         THR = 8'b00000000;
      else if (CS == 1'b0&&WR == 1'b0&&A0 == 1'b0) 
         THR = D;
   end
   //THR_Status是一个状态信号，由于该状态最终可以被处理器通过总线读取，因此可以将它设置为
   //8bits，当THR中有数据时为00000001，否则为00000000；
   // 该信号应该是寄存器信号，无论THR中是否有数据，只要TSR发出一个读信号，那么在
   // 读信号有效的下一个时钟沿，该信号为空
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         THR_Status = 8'b00000000;
      else if (WR == 1'b0 && THR_Read == 1'b1 &&A0 == 1'b0) 
         THR_Status = 8'b00000001;
      else if (WR == 1'b1 && THR_Read == 1'b0) 
         THR_Status = 8'b00000000;
   end

   always @(Count8) begin
      if (Count8 == 3'b000) 
         THR_Read = 1'b0;
      else 
         THR_Read = 1'b1;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         Count8 = 3'b000;
      else if (~FS) 
         Count8 = 3'b111;
      else if (TSR_Shift_EN)
         Count8 = Count8 - 1;
   end

   assign D = (RD == 1'b0 &&A0 == 1'b0)?THR_Status:8'bzzzzzzzz;

endmodule

更新Design Source文件
判断是否插‘0’以及循环移位寄存器使能信号的产生；使用Count5和时钟上升沿配合完成Mux_Sel1信号的置一。因为THR_Read信号的变化预示着一个字节传输的完成，所以当该信号上升沿出现时，将Count5置为3’b100。

always @(posedge CLK2M) begin
      if (Count5 == 3'b111) 
         Mux_Sel1 = 1'b1;
      else 
         Mux_Sel1 = 1'b0;
end

由于Count5作为一个重要的信号，在笔者处理仿真过程中发现，如果能够改成如下代码，才能正确实现笔者所编写Design source的功能，即使用时钟上升沿和THR_Read上升沿触发，而且在Count53’b111时才暂停数据的传输，此时也将移位使能置零，然后在该时钟周期插入‘0’，所以需要当Count50，减一之后为3’b111，此时需要置为3’b100。

always @(posedge RST or posedge CLK2M or posedge THR_Read) begin
      if (RST) 
         Count5 = 3'b000;
      else if (TSR[7] == 1'b0||Count5 == 3'b111||THR_Read == 1'b0) 
         Count5 = 3'b100;
      else 
         Count5 = Count5 - 1;
   end
	always @(TSR or Mux_Sel1) begin
      if (Mux_Sel1) 
         TxD_2 = 1'b0; 
      else 
         TxD_2 = TSR[7];
   end
	always @(Mux_Sel1) begin
         TSR_Shift_EN = ~Mux_Sel1;
   end

完整代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/09/12 18:18:24
// Design Name: 
// Module Name: p2s_transmitter
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//
module p2s_transmitter (
   RST,CLK2M,CS,FS,WR,RD,A0,D,TxD
);
   input       RST,CLK2M,CS,WR,RD,FS;
   input       A0;
   inout [7:0] D;
   output      TxD;
   reg         TxD;
   wire  [7:0] D;
   reg   [7:0] THR_Status,THR,TSR,R_Shifter;
   // R_Shifter 最低为TxD_1;
   reg   [2:0] Count8;
   reg   [2:0] Count5;
   reg   [4:0] Count32;
   reg         TSR_Shift_EN;
   reg         Mux_Sel1,Mux_Sel2;
   reg         TxD_2;
   reg         Load_EN;
   reg         THR_Read;
   reg         state;
   // 移位寄存器，load操作为：每当移完一个字节的数据并且THR不空时，
   // 就从THR加载一个数据
   // 在TSR_Shift_EN信号有效时，TSR做移位操作
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         TSR <= 8'b00000000;
      else if ((Count8 == 3'b000&&THR_Status[0] == 1'b1)) begin
         TSR <= THR;
      end else if (TSR_Shift_EN == 1'b1) 
         TSR <= {TSR[6:0],1'b0};
   end
   //连续5个‘1’的检测及插‘0’。
   always @(posedge RST or posedge CLK2M or posedge THR_Read) begin
      if (RST) 
         Count5 = 3'b000;
      else if (TSR[7] == 1'b0||Count5 == 3'b111||THR_Read == 1'b0) 
         Count5 = 3'b100;
      else 
         Count5 = Count5 - 1;
   end

   always @(TSR or Mux_Sel1) begin
      if (Mux_Sel1) 
         TxD_2 = 1'b0; 
      else 
         TxD_2 = TSR[7];
   end

   always @(posedge CLK2M) begin
      if (Count5 == 3'b111) 
         Mux_Sel1 = 1'b1;
      else 
         Mux_Sel1 = 1'b0;
   end
   //在发送5个连续的‘1’之后要插入一个‘0’，此时TSR不移位。
   // always @(Count5) begin
   //    if (Count5 == 3'b000) 
   //       TSR_Shift_EN = 1'b0;
   //    else 
   //       TSR_Shift_EN = 1'b1;
   // end 等价于
   always @(Mux_Sel1) begin
         TSR_Shift_EN = ~Mux_Sel1;
   end
   //正常数据与发送7EH的处理
   always @(TxD or R_Shifter or TSR) begin
      if (Mux_Sel2) 
         TxD = R_Shifter[7];
      else 
         TxD = TxD_2;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         R_Shifter = 8'b01111110;
      else if (Load_EN) 
         R_Shifter = 8'b01111110;//7EH
      else 
         R_Shifter = {R_Shifter[6:0],R_Shifter[7]};
   end
   
   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         Count32 = 5'b11111;
      else if (~FS) 
         Count32 = 5'b11111;
      else if (TSR_Shift_EN) 
         Count32 = Count32 - 1;
   end
   // 对TSR移位32次，即进入空闲态，因此Count32对TSR_Shift_EN进行计数
   always @(Count32) begin
      if (Count32 == 5'b00000)
         Load_EN = 1'b1;
      else 
         Load_EN = 1'b0;
   end

   always @(state) begin
      Mux_Sel2 = state;
   end
   //
   always @(posedge RST or FS or negedge CLK2M) begin
      if (RST)
         state = 1'b0;
      else if (FS == 1'b0) 
         state = 1'b0;
      else if (Count32 == 5'b00000) 
         state = 1'b1;
   end
   //
   // always @(Load_EN) begin
   //    Mux_Sel2 = Load_EN;
   // end

   always @(posedge RST or posedge CLK2M) begin
      if (RST)
         THR = 8'b00000000;
      else if ((CS == 1'b0&&WR == 1'b0&&A0 == 1'b0)) 
         THR = D;
   end
   //THR_Status是一个状态信号，由于该状态最终可以被处理器通过总线读取，因此可以将它设置为
   //8bits，当THR中有数据时为00000001，否则为00000000；
   // 该信号应该是寄存器信号，无论THR中是否有数据，只要TSR发出一个读信号，那么在
   // 读信号有效的下一个时钟沿，该信号为空
   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         THR_Status = 8'b00000001;
      else if (WR == 1'b0 && THR_Read == 1'b1 &&A0 == 1'b0) 
         THR_Status = 8'b00000001;
      else if (WR == 1'b1 && THR_Read == 1'b0) 
         THR_Status = 8'b00000000;
   end

   always @(Count8) begin
      if (Count8 == 3'b000) 
         THR_Read = 1'b0;//THR_Read 0 有效
      else 
         THR_Read = 1'b1;
   end

   always @(posedge RST or posedge CLK2M) begin
      if (RST) 
         Count8 = 3'b000;
      else if (~FS) 
         Count8 = 3'b111;
      else if (TSR_Shift_EN)
         Count8 = Count8 - 1;
   end

   assign D = (RD == 1'b0 && A0 == 1'b0)?THR_Status:8'bzzzzzzzz;

endmodule
  • 仿真文件
`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/09/12 18:19:03
// Design Name: 
// Module Name: tb_p2s
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//
module tb_p2s;

    // Inputs
    reg RST, CLK2M, CS, WR, RD, FS, A0;
    wire [7:0] D;
    // Outputs
    wire TxD;
    // Instantiate the module
    p2s_transmitter p2s_inst (
        .RST(RST),
        .CLK2M(CLK2M),
        .CS(CS),
        .WR(WR),
        .RD(RD),
        .FS(FS),
        .A0(A0),
        .D(D),
        .TxD(TxD)
    );
    reg [7:0] d;
    // Clock generation
   
    parameter CLK2M_period = 244; // 2.048MHz clock
        
    always begin
        #CLK2M_period CLK2M = ~CLK2M;
    end

    initial begin
        #122;
        #488;
        FS = 1'b0;
        //CS = 1'b0;
        #244;
        FS = 1'b1;
        //CS = 1'b1;
        //#12256;
        #20000;
        #500;
        #244;
        FS = 1'b0;
        #244;
        FS = 1'b1;
        #20000;
    end
    //assign D = (RD == 1'b0)?d:8'bz;、
    assign D = d;
    initial begin
        d = 8'b1100_1100;
        # 732;//244+488
        # 2928;//488*8
        //CS = 1'b0;
        d = 8'b1111_1000;
        # 3904;//488*8
        d = 8'b1111_1011;
        # 3904;//488*8
        d = 8'b1110_1000;

        # 3904;//488*8
        d = 8'b1110_1110;
        
        # 732;//244+488
        # 2928;//488*8
        //CS = 1'b0;
        d = 8'b1111_1000;
        # 3904;//488*8
        d = 8'b1111_1011;
        # 3904;//488*8
        d = 8'b1110_1000;
        # 3904;//488*8
        d = 8'b1110_1110;
    end
    initial begin
        CS = 1'b1;
        #122;
        CS = 1'b0;
        #244;
        CS = 1'b1;
        RD = 1'b0;
        #3660;
        CS = 1'b0;
        RD = 1'b1;
        #244;
        CS = 1'b1;
        RD = 1'b0;
        while (1) begin
            #4148;
            CS = 1'b0;
            RD = 1'b1;
            #244;
            CS = 1'b1;
            RD = 1'b0;
        end
        
    end
    // Testbench stimulus
    initial begin
        // Initialize inputs
        RST = 1'b0;
        //CS = 1'b1;
        WR = 1'b0;
        RD = 1'b1;
        FS = 1'b1;
        CLK2M = 1'b0;
        A0 = 1'b0;
        
        #22;
        RST = 1'b1;
        #50;
        RST = 1'b0;
        #10;
        //CS = 1'b0;
       
        #244 ;

        //CS = 1'b1;
        #2440;
        #24400;
        WR = 1'b1;
        d = 8'b1111_1000;
        #24400;
        WR = 1'b0;
        #20000;

        // End simulation
        $finish;
    end
   

endmodule
  • 仿真成功图：
    在这里插入图片描述

图 1 初始化仿真图
因为THR中的数据是由CS，RD和A0信号等待时钟上升沿控制，而将THR中的数据打入TSR中也需要时钟上升沿，故延迟一个时钟周期才将FS置零。
在这里插入图片描述

图 2 四个字节成功传输概览图
在这里插入图片描述

图 3五个连续‘1’之后插入‘0’
在这里插入图片描述

图 4相邻两个字节满足五个连续的‘1’并没有插入‘0’
在这里插入图片描述

图 5成功进入空闲状态，并成功传输7EH
在这里插入图片描述

图 6成功退出空闲状态，进入下一个阶段的传输

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Bin_Watson的博客
10-26 3209
当 USART_RDR 寄存器中的数据还未被读取（RXNE 未被置位），而此时又有新的数据到达 RX Shift Reg 寄存器，导致 RX Shift Reg 寄存器中的数据无法转移到 USART_RDR 寄存器就会发送 Overrun error。如果我们启动了 TxFIFO，那么该数据就会从 USART_TDR 被缓存到 TxFIFO 里，然后我们就可以接着往 USART_TDR 寄存器中写入数据，而不用担心覆盖 USART_TDR 中的数据。只要 TxFIFO 最终没有满，TXE 就会被设置为1。
微机原理笔记——数据传送指令
weixin_51335655的博客
10-30 3517
微机原理笔记——数据传送指令
STM32-串口通信(串口的接收和发送)
cyaya6的博客
11-11 10万+
STM32串口通信，串口的接收和发送
USART（串口通信）
qq_63250428的博客
03-14 2250
USART
USART概念部分
最新发布
weixin_52978505的博客
03-31 1414
发送移位寄存器—TX，RX—接收移位寄存器发送数据寄存器和接收数据寄存器占用同一个地址，在程序上只表现为一个寄存器，就是数据寄存器DR，实际硬件中分成两个，一个用于发送的TDR，一个用于接收的RDR，TDR只写，RDR只读当进行写操作时，数据就写到TDR，当进行读操作时，数据就从RDR读出发送移位寄存器，把数据一位一位的移出去，接收移位寄存器，把数据一位一位的读进来。
单片机与接口课程设计-串行数据发送器.doc
07-04
单片机与接口课程设计-串行数据发送器
基于vhdl的串行发送器，状态机编写
03-07
本项目旨在设计一个串行数据发送器，该发送器能够将一组8位的并行数据（Z）转换为串行数据，并通过串行输出端口（X）进行传输。发送过程中需满足以下要求： - 当`load`信号变为1时，表示8位数据`Z`已经载入发送器。 ...
单片机串行口接收和发送数据的过程简述
08-20
在数据完全发送后，系统会自动将发送中断标志TI置位，表示数据发送完成。 接收数据的过程则稍微复杂一些。首先，我们需要设置串行接口控制寄存器SCON的接收允许位REN为1，并清除接收中断标志RI。当REN被置1且RI被清...
串行数据转换器接口知识问答
10-20
在选择和使用串行数据转换器接口时，需要掌握以下知识点： 1. 串行式转换器与并行式转换器的区别：串行数据转换器接口使用较少的连接线，通常通过一根线进行数据传输和控制信号的传输。并行接口则需要多条数据总线...
高速串行数据发送接收芯片CY7B923_933的原理及应用设计(下).pdf
07-26
在高速串行数据传输领域，CY7B923和CY7B933芯片作为HOTLink系列产品的典型代表，广泛应用于各类数据通信...通过理解本文档的细节，可以更好地掌握如何将这些高速串行数据发送接收芯片集成到各种高速数据通信应用中。
【计算机原理与接口技术(UNIX)⑰】——微型计算机系统的串行通信 [ 8250 + 具体样例 + 上机实验]
Wang_Dou_Dou_的博客
12-22 5697
关键词：微型计算机原理与接口技术、UNIX、8250、串行异步通信、具体样例、上机实验、串行通信程序设计、MODEM
【stm32f103】USART TX发送实现（寄存器版）
朝气蓬勃
08-22 8246
本讲主要实现usart TX的实现，主要分几部分的应用 1.      USART 1 Tx polling的实现（附带printf的实现） 2.      USART1 Tx DMA的实现 3.      USART1 TX DMA中断的实现 话不多说，开始 一．硬件原理图 USART1在APB2总线上 二．寄存器图 寄存器可以参考  参考手册，在这里不
stm32 串口通信数据移位寄存器_浅谈STM32串口通信(一)基本介绍和一个字节传输的实现...
weixin_32694271的博客
01-11 1226
0 传输引脚串口收发共需要三根线其中,TX脚为发送引脚, RX脚为发送引脚, GND为地, 作为电平的参考. 如果A发B收, 只需要连接两条线: A的TX连接B的RX, 以及GND相连即可 1 传输一个字节1.1 发送一个字节首先, 从传输一个字节开始说起. 抛开奇偶校验,多个停止位的情况, 假设, 我们设置一帧数据有十位, 里边包含一个起始位, 八个数据位, 还有一个停止位. 那么,我们发送一个...
1句话搞明白啥是码元、啥是比特率、啥是波特率
weixin_43477625的博客
01-06 2960
1句话搞明白啥是码元、啥是比特率、啥是波特率 一个码元就是一个脉冲信号，一个脉冲信号有可能携带1bit数据，也有可能携带2bit数据、4bit数据！你发送一个脉冲信号，如果就可以携带4bit数据，肯定发送速率更快啊！ 那么怎么实现一个脉冲信号就能携带多个bit数据呢？就需要一定的技术了，比如设置模拟信号中信号的频率、相位、振幅啥的。举个例子：把振幅分成四种，低（00）、中（01）、高（10）、很高...
STM32串口发送数据和接收数据方式总结
热门推荐
qq_35281599的博客
05-13 18万+
之前写了篇关于ESP8266使用AT指令进行互相通讯的实验，在写STM32串口接发数据的程序中，觉得有必要将之前学的有关于串口方面的使用经历加以总结。 串口发送数据： 1. 串口发送数据最直接的方式就是标准调用库函数。void USART_SendData(USART_TypeDef* USARTx, uint16_t Data); 第一个参数是发送...
多路选择器MUX总结-IC学习笔记（八）
Paul 安的博客
11-01 2万+
多路复用器是一种组合电路，它从许多输入信号中选择一个作为输出，本文先介绍两个MUX的简单应用，主要关于如何将verilog与物理实现对应；第二当MUX作为时钟切换电路时如何避免毛刺（glitch）。
保持寄存器和输入寄存器的区别_寄存器同步传输与建立保持时间
weixin_39978444的博客
11-25 1316
看一个最简单也是最极端的例子寄存器R1输入端采样和输出端状态是明确的，R2有疑惑。采样时钟沿前的值还是时钟沿后的值？实际这是一个简化的逻辑时序。考察真实的情况。采样需要满足一定的时序要求，即输入值需保持一定的时间不变：时钟沿前需保持一段时间不变--建立时间、时钟沿后保持一段时间不变--保持时间，这样才能保证寄存器内部MOS管栅极完成寄生电容的充放电，开启或关闭沟道一定时间，以完成漏极电容充放电，实...
保持寄存器和输入寄存器的区别_什么是寄存器
weixin_39710288的博客
12-13 6009
与java相关的Java编译器输出的指令流，基本上是一种基于栈的指令集架构，而与之相对的另外一套常用的指令集架构是基于寄存器的指令集。早期的android，即android4.4之前使用的JVM是Dalvik VM，就是基于寄存器架构的。基于栈的指令集主要的优点是可移植，寄存器由硬件直接提供，程序直接依赖这些硬件寄存器则不可避免地受到硬件的约束。栈架构指令集的主要缺点是执行速度相对来说会稍慢一些。...
STM32开发（四）STM32F103 数据手册 —— CAN解析
weixin_43564241的博客
02-22 4656
bxCAN主要特点 支持CAN协议2.0A和2.0B主动模式 波特率最高可达1兆位/秒 支持时间触发通信功能 （不通过设备ID号进行仲裁，设置每个挂载在总线上的设备通信时间） 发送 3个发送邮箱 发送报文的优先级特性可软件配置 记录发送SOF时刻的时间戳 接收 3级深度的2个接收FIFO 可变的过滤器组 标识符列表 FIFO溢出处理方式可配置 记录接收SOF时刻的时间戳 时间触发通信模式 禁止自动重传模式 16位自由运行定时器 可在最后2个数据字节发送时间戳 双CAN CAN1：是主bxC
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