FPGA数字时钟代码实现（可暂停调数）

这里使用的计数方法是6个计数器分别计数时，分，秒的个位和十位，计数满了则使进位符置1，给到下一位，这个方法不需要进行取余取整操作，使用触发器资源较多，但节省组合逻辑资源。

1、计数1s模块代码

module count(
    input wire clk,
    input wire rst_n,
    input wire ok,
    output reg flag1
);
 
reg[25:0] cnt;
//parameter MAX=24'd31250;//飞驰版54秒24小时 （上板时也可以使用这个，可以看到数码管显示很快）
parameter MAX=26'd50_000_000;//1s   （上板时使用这个）
//parameter MAX=20'd1000_000;//测试    （modelsim时使用这个）
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        begin
            cnt<=26'd0;
            flag1<=1'd0;
        end
    else if(cnt==MAX-1'd1)
        begin
            cnt<=26'd0;
            flag1<=1'd1;
        end
    else if(ok)    
        begin