Cadence学习之路：导入网表出错之引脚不对应

最新推荐文章于 2025-07-14 16:45:16 发布
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#pcb工艺 #硬件工程

在导入网表时遇到SPMHNI-191和SPMHNI-195错误，问题在于MPU-6050的QFN50P440X440X80-24N封装缺少25号引脚。检查发现原理图中25号引脚存在，但封装焊盘未指定编号。通过添加Text到Pin_Number层并为焊盘指定25号引脚，问题得到解决。

在我们导入网表时，可能会出现如下报错：

#1   ERROR(SPMHNI-191): 检测到 Device/Symbol 检查错误。

ERROR(SPMHNI-195): Symbol 'QFN50P440X440X80-24N'（Device 'MPU-6050_0_QFN50P440X440X80-24N_MPU-6050'）缺少引脚 '25'。

上面这个错误的意思是：你的封装Symbol：QFN50P440X440X80-24N  （对应原理图上的MPU-6050器件）缺少引脚 '25'号。

我们首先查看原理图：

确实存在 25号引脚，我们再查看它的封装：

 

 虽然我们有一中间一个大的焊盘，但是这个焊盘并没有指定管脚编号，所以我们给它指定一个管脚编号。点击添加Text - 选择对应的层为 Pin_Number

 选中焊盘，添加编号25即可

打开它的内容显示信息可以看到 25 添加完成 

 

 

Cadence OrCAD Capture管脚Passive和Power属性功能详细介绍图文教程
fydar的博客
09-20 4964
在使用Capture创建原理图库时，为了避免管脚名重复引起报错，很多设计师会给管脚添加数字编号进行区分。这其实是不必须且不规范的设计方法。往往使用Power属性会更好些，本文详细介绍Power属性和Passive属性的区别。
CADENCE Allegro导入网表报SPMHNI-184、SPMHNI-195、SPMHNI-191错误
weixin_43848769的博客
05-26 1991
笔者B站帐号：我就是我是兪 https://www.bilibili.com/read/cv23928065?然后在"Edit properties"中，选中“NC”栏，右键"Delete Property"删除，再生成网表就没有“NC_PIN”这一行了。检查下"Options -> CIS Configuration File -> Setup","Part Database"选项卡，"Configuration"区域中众多属性中是否含有命名为“NC”的属性。检查元器件在建立的时候属性是否含有NC属性。
嘉立创EDA报错：元件引脚与焊盘未对应报错解决记录
2303_77013775的博客
05-13 1万+
原件引脚与焊盘未对应报错解决方法，一文总结！
Cadence17.2(Allegro）导出网表失败-device属性
Geektec的专栏
09-13 2489
orcad画原理图调入元件时需要修改元件信息，发现其中有一行device属性不知道起什么作用，而且现在导网表时候会出现TheDEVICEDEVICEDEVICEDEVICE."翻译过来：描述：在之前的版本中使用的 DEVICE 属性，在 Capture 14.0 及更高版本中用法不同。然而，在你的设计库中保留此属性可能会引起 Capture-Allegro 接口的问题。
硬件学习 软件Cadence day06 原理图网表导入PCB （过程和操作的错误），开始的画板
she666666的博客
02-21 4049
硬件学习 软件Cadence day06 原理图网表导入PCB （过程和操作的错误），开始的画板
嘉立创报错:[错误] : 元件的引脚与焊盘未对应(引脚没有对应焊盘：1、2、3):$1I6469,$1I6546,$1I6598,$1I6650,$1I6702,$1I6754
2301_79162723的博客
10-05 5567
这个报错的意思应该是焊盘没有和对应的引脚连接在一起，可我明明给每个引脚设置了网络的，我直接生成pcb后，发现三个孔都没有对应的网络。其实这是因为我们画封装时用了过孔，用了过孔就没法对应网络，可以看到下图中的孔没有任何编号。使用嘉立创画元件原理图和封装时，应用到原理图中时，检查出现了一下报错。再次检查便不会再有报错，并且更新到pcb也有了网络连接。，就会自动出现编号，也可以连接对应的网络。
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weixin_63020981的博客
05-22 6729
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04-26 1万+
本文主要讲解了captrue CIS在原理图绘制上的一些基本操作，同时给出了大部分的操作快捷键，最后是给出了网表导出的一些基本操作。
Cadence操作说明
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07-14 1628
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cadence allegro中导出网表错误之元器件引脚名错误
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出现该错误是因为有器件封装是C0603，但是封装库路径里面没有这个封装。 要么修改原理图中对应器件的Footprint属性，要么添加这个封装 如果不知道是哪个位号器件出了问题，在出现EEOR信息的上一行就是导入失败的器件位号 要擅长查看日志！ 注意：第三方网表需要设置device、pad、psm文件路径，而第一方网表只需要设置pad、psm路径即可 ......
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07-21 2661
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06-13 513
cadence16.6报错 ERROR(SPSMI-31): Catalog file orAlsSrvr.xml does not exist. This file should be there in either the /share/cdssetup/smi/orcommn or in the CDS_SITE.解决办法：发现自己安装了 吴老大（吴川斌）的软件 allegro extract 174。打开软件 点击 清除注册。
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qq_39627251的博客
03-16 2004
使用AD绘制PCB电路板时，从电路图往PCB图倒入网表时发现有些器件没有网表信息，引脚悬空，怎么办？ 问题有点长，但是解决方法很简单，两个办法： 1 检查你的电路图，看看是否有些器件在进行管脚连线时没有连上，有时你感觉连上了，但是可能就是差了那么一点点，如果连上了，点击鼠标左键长按，在器件管脚上会出现小叉叉； 2 检查你电路图上的器件引脚信息和PCB封装库里器件的引脚信息是否一致，请确保一致。 基本上保证以上两个，再更新一下网络表就没问题了。 以上。 ...
Xilinx V7系列全型号封装引脚PINOUT表
更重要的是，该表格设计符合EDA工具导入规范，可直接用于Altium Designer、Cadence Allegro、Mentor Xpedition等主流PCB设计软件中的库文件生成或引脚映射导入，实现原理图符号与实际封装之间的精准对应，避免因人为...
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