3-8译码器之Verilog实现（Zynq-7000开发板)

【题目】
用Verilog设计一个3-8译码器，要求使用case语句。用3个拨码开关作输入，确认键为按钮。先按输入，再按下确认键，开始译码。

【分析过程】
3-8译码器属于组合逻辑电路设计应用，组合逻辑是一种在任何时刻的输出仅决定于当时输入信号的逻辑。常用组合逻辑电路包括运算电路、编码器、译码器、数据选择器、数据比较器和奇偶校验器等。时序逻辑电路由组合逻辑电路和存储电路组成，存储电路由触发器构成。时序逻辑的特点是任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路的原来状态。时序逻辑电路的重要标志是具有时钟脉冲 clock，在时钟脉冲的上升沿或下降沿的控制下，时序逻辑电路状态才能发生变化。常见的时序逻辑电路有JK触发器、锁存器、8位双向移位寄存器、 8 位二进制加减计数器、随机读写存储器 RAM等。
3-8译码器的真值表如图1所示。是译码器的使能控制输入端。当，×或，时，译码器不工作，输出为[7:0]=11111111。是 3 个数据输入端，当，时，译码器工作，此时若输入，则输出[7:0]=11111110；若输入时，则输出[7:0]=11111101；依此类推。