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RSS订阅转载 弱上拉和强上拉的区别（转载）
答：按键的上拉电阻可以是3.3k、4.7k、5.1k、10k都可以，但是电阻越小功耗越大，在现在的智能生态下，我们做追求的是低功耗，高效率，10k是大多数智能产品芯片所能识别到的引脚电流，如果电阻太大，电流太小，引脚识别不了，所以10k是个折中的方案。例如，以接上拉电阻举例，在STM32刚上电的时候，芯片引脚电平是不定的，特别引脚是接按键的时候，必须给他个确定的电平，下拉电阻的作用就是如果前面的引脚电平不定的话，强制让电平保持在高电平。答：上拉电阻：电阻一端接VCC，一端接逻辑电平接入引脚(如单片机引脚)
2024-09-09 10:45:39
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原创 状态机写法
二段式状态机的好处是其结构和理想的理论模型完全吻合，即不会有附加的结构存在，比较精简，但是由于二段状态机的第二段是组合逻辑描述数据的输出，所以有一些情况是无法描述的，比如输出时需要类似计数的累加情况，这种情况在组合逻辑中会产生自迭代，自迭代在组合逻辑电路中是严格禁止的，而且第二段状态机主要是描述数据的输出，输出时使用组合逻辑往往会产生更多的毛刺，所以并不推荐。态转移，在第二段状态机中使用组合逻辑描述数据的输出；一段式指的是在一段状态机中使用时序逻辑既描述状态的转移，也描述数据的输出；
2023-10-08 15:04:51
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原创 【无标题】
野火征途系列开发板使用的 Flash 型号为 W25Q128 存储容量为 128Mbit(16M 字节)。Flash容量并不是想要多大就多大 ，容量选择和flash主控芯片有关。
2023-09-28 11:29:27
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原创 串口通信中为什么还需要一个伴随并行数据有效的标志信号
串口通信中为什么还需要输出一个伴随并行数据有效的标志信号，这是因为后级模块或系统。在使用该并行数据的时候可能无法知道该时刻采样的数据是不是稳定有效的，而数据有效。标志信号的到来就说明数据才该时刻是稳定有效的，起到一个指示作用。信号为高时，该并行数据就可以被后级模块或系统使用了。
2023-09-28 10:47:11
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原创 避免latch的产生
latch的危害：关于 Latch 的问题是因为只有组合逻辑才会产生这种问题，产生 Latch是我们在同步电路中尽量避免的，但并不表示 Latch 没有用的或者说是错误的，Latch 在异步电路中是非常有用的，只是我们设计的是同步电路，要尽量避免。在 ASIC 设计中，锁存器也会带来额外的延时和 DFT，并不利于提高系统的工作频率，所以要避免产生。如对原理理解不透彻可以先记住规范的写法，避免产生不可控的因素，从而综合出更好的电路。冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。
2023-09-28 09:53:54
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原创 spi通讯模式
CPOL 参数规定了空闲状态(CS_N 为高电平，设备未被选中)时 SCK 时钟信号的电平状态，SPI 通讯协议一共有四种通讯模式，模式 0、模式 1、模式 2 以及模式 3，这 4 种模式。时钟的奇数边沿，本模式中，奇数边沿为上升沿；数据更新在 SCK 时钟的偶数边沿，本模。时钟的偶数边沿，本模式中，偶数边沿为下降沿；时钟的奇数边沿，本模式中，奇数边沿为下降沿；时钟的偶数边沿，本模式中，偶数边沿为上升沿；CPHA 规定了数据采样是在 SCK 时钟的奇数边沿还是偶数边沿。式中，偶数边沿为下降沿。
2023-09-28 09:48:02
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原创 把RTL内部信号引出观察
的内部信号引入到 Testbench 模块中，所以无法在 ModelSim 的“Transcript”界面中观察打。通过在Testbench 模块中实例化 RTL 模块的名字与“.”定位到 RTL 模块中的信号，如果要引入到。模块的方式只能够将 RTL 模块中的端口信号引入到 Testbench 模块中，而不能将 RTL 模块。Testbench 模块中的信号是 RTL 模块多层实例化中最底层的信号则需要从顶层的实例化。RTL 模块的名字与“.”依次传递，直到最后定位到内部的信号。
2023-09-23 09:59:49
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原创 FPGA边沿检测
其核心逻辑也可以结合三目运算符用组合逻辑 assign 来实现，会使 podge 和 nedge 检测到上升沿和下降沿的脉冲均会提前一拍。希望大家能够记住边沿检测的核心逻辑以方便使用，当看到类似的代码也可以反推出检测的是上升沿还是下降沿。边沿检测主要作用是能够准确的识别出单比特信号的上升沿或下降沿，也就是我们希望当上升沿或下降沿来到时，能够产生一个唯一标识上升沿或下降沿的脉冲信号来告诉我们上升沿或下降沿来了，我们就可以根据这个脉冲信号作为后续电路功能的启动。
2023-09-21 16:38:01
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原创 跨时钟域亚稳态如何消除
而多比特信号跨时钟域需要进行格雷码编码（多比特顺序数才可以）后才能进行打两拍的处理，或者通过使用 FIFO、RAM 来处理。亚稳态振荡时间 Tmet（决断时间） 关系到后级寄存器的采集稳定问题，Tmet 影响因素包括：器件。器可以稳定输出的概率为 99%左右，后面再多加寄存器的级数改善效果就不明显了，所以。另外单比特信号从快速时钟域同步到慢速时钟域还仅仅使用打两拍的方式会漏采数。单比特信号从慢速时钟域同步到快速时钟域需要使用打两拍的方式消除亚稳态。据，所以往往使用脉冲同步法或的握手信号法；
2023-09-21 10:21:36
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原创 阻塞赋值（=）与非阻塞赋值（＜=）会给设计的电路所产生的差异，
因为 always 块是并行的，执行的顺序是随机的，综合时会报多驱动的错误，所以严禁。重新理解阻塞赋值与非阻塞赋值的原理和意义，能够使我们在以后的设计中正确设计出符。可以使得在同一个块中非阻塞赋值语句不必要求出现的顺序，都是在全部进行赋值号右手。非阻塞赋值（<=）：一条非阻塞赋值语句的执行是不会阻塞下一条语句的执行，也就。在一个过程块内的多个非阻塞赋值语句是并行执行的。计算赋值号右手边的信号时，所有的变量值均是触发沿到来前的值，更新的赋值号左。阻塞赋值（=）与非阻塞赋值（<=）会给设计的电路所产生的差异，
2023-03-25 11:08:22
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原创 ISE与vscode关联，并让vscode自动检错
链接：https://pan.baidu.com/s/14S_FS-YHMvRc9EtaLqP2Pg。为了完成下载之后代码保持高亮然后还有检错进行下面操作。提取码：xp6q --来自百度网盘超级会员V3的分享。这样就完成了下载之后代码保持高亮然后还有检错。
2023-03-20 10:42:30
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原创 Verilog硬件语言的好处
如果RTL 原理图已经比较复杂，但是如果仔细分析还是可以进行分析的，如果系统再大一些就很难分析了，而更复杂的系统我们如果再对其内部继续和之前一样面面俱到的分析意义不是很大，因为我们使用 Verilog 硬件描述语言来描述硬件的行为就是要跳出这种对底层的复杂设计，而只关心其功能的实现，所以后面我们将主要把重点放在对行为和层次化结构的实现。但有时候在进行局部优化时我们还会进行局部的分析，而不是低效率的全局分析。
2023-03-20 10:28:12
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原创 2021-01-22
FPGA入门1.用verilog HDL编写二选一选择器module mux2(a,b,sel,out);input a;input b;input sel;output out;assign out=sel?b:a;endmodule2.测试仿真脚本`timescale 1ns/1psmodule mux2_tb(); reg s1; reg s
2021-01-22 17:54:25
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空空如也
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